本章目录 4.1 主存储器处于全机中心地位 4.2 主存储器分类 4.3 主存储器的主要技术指标 4.4 主存储器的基本操作 4.5 读／写存储器 ( 即随机存储器 (RAM))

1. 本章目录 • 4.1主存储器处于全机中心地位 • 4.2主存储器分类 • 4.3主存储器的主要技术指标 • 4.4主存储器的基本操作 • 4.5读／写存储器(即随机存储器(RAM)) • 4.6非易失性半导体存储器 • 4.7DRAM的研制与发展 • 4.8半导体存储器的组成与控制 • 4.9多体交叉存储器

2. 本章学习目标 l掌握半导体存储器的分类、组成及组成部件的作用及工作原理、读/写操作的基本过程。 l掌握SRAM、DRAM芯片的组成特点、工作过程、典型芯片的引脚信号、了解DRAM刷新的基本概念。 l了解半导体存储器的组成和控制、多体交叉存储器间。

3. 4.1 主存储器处于全机中心地位 输 入 设 备 运 算 器 存 储 器 输 出 设 备 控 制 器 存储器作用： • 当前计算机正在执行的程序和数据均存放在存储器中. • DMA技术和输入/输出技术,在存储器与输入/输出系统之间直接传送数据 • 共享存储器的多处理机,利用存储器存放共享数据,并实现处理机之间的通信 返回本章首页

4. 存储器的逻辑结构示意图 返回本节

5. 4.2 主存储器的分类 • RAM(随机存储器) • 静态 RAM • 动态 DRAM • ROM(只读存储器) • PROM(可编程序的只读存储器) • EPROM (可擦除可编程序的只读存储器) • EEPROM(可用电擦除的可编程序的只读存储器) • Flash M: 快闪存储器（可以整块擦除，也可局部擦除） 易失性存储器 非易失性存储器

6. 静态 RAM （ SRAM ） 随机读写 存储器 半 动态 RAM （ DRAM ） RAM 导 体 可编程 ROM （ PROM ） 存 储 器 可擦除 ROM （ EPPROM ） 只读 存储器 2 电擦除 ROM （ E PROM ） ROM Flash M 快速闪存储器 返回本节 半导体存储器的分类

7. 4.2 主存储器的主要技术指标 存储数据是否可擦写 断电后数据是否丢失 （1）易失性 （2）只读性 （3）位容量 （4）功耗 （5）速度 （6）价格 （7）可靠性 主存储器技术指标： 存取时间 存储周期 返回本节

8. 主存储器的主要技术指标Ⅰ • 容量 • 计算机可寻址的最小单位是一个存储字 • 一个存储字所包括的二进制位数称为字长 • 一个字节为8个二进制位 • 一个字可以由若干字节组成 • 有些计算机可以按“字节”寻址,这种机器称为“字节可寻址”计算机 • 容量=主存储器存储单元总数×存储字长

9. 主存储器的主要技术指标Ⅱ • 存储器存取时间(Memory Access Time) • 启动一次存储器操作到完成该操作所经历的时间 • 存储周期(Memory Cycle Time) • 连续启动两次独立的存储器操作(例如连续两次读操作)所需间隔的最小时间 • 说明： • 通常存储周期略大于存取时间 • 具有合适价格的主存储器能提供信息的速度总跟不上CPU的处理速度

10. 读操作：存储器→CPU CPU把信息字的地址送到AR,经地址总线送往主存储器. CPU发读(Read)命令. CPU等待主存储器的Ready回答信号,Ready为 1,表示信息已读出经数据总线,送入DR 写操作：CPU→存储器 CPU把信息字的地址送到AR，经地址总线送往主存储器,并将信息字送往DR. CPU发写(Write)命令. CPU等待主存储器的Ready回答信号,Ready为 1,表示信息已从DR经数据总线写入主存储器 4.4主存储器的基本操作 CPU AR DR k n 地址总线 读/写 数据总线 控制总线 Ready 主存储器

11. 4.5 随机读写存储器（RAM） • 4.5.1 静态RAM • 4.5.2 动态RAM 返回本章首页

12. 4.5.1 静态SRAM VCC（+5V） A B 图4-2-1 基本存储电路单元 T2 T4 T1 T3 （1）存储单元和存储器 1．基本存储电路单元（六管静态存储电路）

13. 图4-2-2 六管基本存储电路单元

14. 2 静态RAM的结构 图4.4 1K存储器框图

15. 3．SRAM芯片实例 常用典型的SRAM芯片有6116、6264、62256等。

16. 静态存储器的主要技术参数Ⅰ • 读周期 • 地址读数时间 • 片选读时间 • 片选禁止到输出的传输延迟时间 • 地址对片选的建立时间 LHCS→Dour

17. 静态存储器的主要技术参数Ⅱ • 写周期 • 地址对写允许WE的建立时间 • 地址对写允许WE的保持时间 • 片选对写控制的建立时间 • 片选对写控制的保持时间 • 输入数据对写允许的建立时间 • 数据对写允许的保持时间 • 最小写允许宽度 • 读出恢复时间 • 写允许到输出的传输延迟

18. 4.5.2 动态RAM 1．动态RAM的存储单元（单管动态存储电路）

19. 动态存储器(DRAM) • 单管存储单元 • 写入:字线为高电平,T导通, • 写1: 数据线为低电平,VDD通过T对Cs充电 • 写0: 数据线为高电平,Cs通过T放电 • 读出:数据线预充电至高电平; 当字线出现高电平后,T导通,若原来Cs充有电荷,则Cs放电,使数据线电位下降,经放大后,读出为1; 若原来Cs上无电荷,则数据线无电位变化,放大器无输出,读出为0. • 读出后,若原来Cs充有电荷也被放掉了,和没有充电一样,因此读出是破坏性的,故读出后要立即对单元进行“重写”,以恢复原信息

20. 16K1动态存储器框图

21. 16K1动态存储器框图说明 • 16K=214地址码为14位,为了减少封装引脚数,地址码分两批(每批7位)送至存储器.先送行地址,后送列地址. • 16K位存储单元矩阵由两个64128阵列组成.读出信号保留在读出放大器中. • 读出时,读出放大器又使相应的存储单元的存储信息自动恢复(重写),所以读出放大器还用作再生放大器. • 再生: 通过电容的充电来保存信息,但漏电阻的存在,其电荷会逐渐漏掉,从而使存储的信息丢失.因此,必须在电荷漏掉以前就进行充电,这充电过程称为再生,或称为刷新. • 读出过程就能使信息得以恢复,由于每列都有读出放大器,因此只要依次改变行地址,轮流对存储矩阵的每一行的所有单元同时进行读出,当把所有行全部读出一遍,就完成了再生

22. DRAM芯片逻辑(16M位) • 16M位DRAM结构：

23. 动态存储器的工作方式 • 读工作方式 • 写工作方式 • 读-改写工作方式 • 在一个RAS周期内，先读出某一单元内容，然后再把新数据改写进该单元。 • 页面工作方式 • 保持RAS为低，改变列地址，实现对某一行的读写 减少两次输入地址带来的访问延迟,访问速度提高2到3倍 • 再生（刷新）工作方式 • DRAM与SRAM的比较 • DRAM每片容量大，引脚少; 价格低; 功率低; • 但速度低，须再生 • SRAM一般用作容量不大的高速存储器

24. 4.6非易失性半导体存储器 • 只读存储器(ROM) • 掩膜式ROM，由芯片制造商在制造时写入内容 • 可编程序的只读存储器(PROM) • 有熔丝式PROM，刚出厂的产品熔丝是全部接通的，使用前，用户根据需要断开某些单元的熔丝(写入) • 可擦除可编程序的只读存储器(EPROM) • 产品出厂时,所有存储单元都不导通,当浮置栅注入电子后,存储单元将通导;当芯片用紫外线照射后,浮置栅上的电子将逸散,即整体擦除 • 可用电擦除的可编程序的只读存储器(E2PROM) • 编程原理和EPROM同,但读写操作可按每个位或每字节进行(类似于SRAM),但每字节的写入周期要几毫秒,寿命为10万次. • 快闪存储器(Flash Memory) • 用电擦除,但只能整体擦除或分区擦除

25. 半导体存储器的类型

26. 存储器的主要应用 存储器 应用 SRAM cache(高速缓冲存储器) DRAM计算机主存储器 ROM固定程序,微程序控制存储器 PROM用户自编程序,用于工业控制机或电器EPROM用户编写并可修改程序 或产品试制阶段试编程序 EEPROM IC卡上存储信息 Flash Memory固态盘,IC卡

27. 4.7 DRAM的研制与发展Ⅰ • 增强型 DRAM (EDRAM) (异步) • EDRAM的存取时间和周期时间比普通DRAM减少一半 • 集成了小容量SRAM,SRAM中保存的是最后一次读操作所在行的全部内容 • Cache DRAM (CDRAM) (异步) • 有比EDRAM更大的SRAM • SRAM能作为真正的Cache使用,即不仅最近存取的一行 • SRAM也可以用作支持串行存取数据块的缓冲器

28. DRAM的研制与发展Ⅱ • EDO DRAM (异步) • 普通DRAM,输入行地址和列地址后必须等待电路稳定,才能有效的读写数据,等待读/写周期完成后才能输入下一个地址;而EDO 在读出放大器之后,增加一个锁存器,于是在整个CAS周期都能有效输出数据,因此,EDO不必等待当前的读/写周期完成即可启动下一个读/写周期 • 同步 DRAM (SDRAM) • 典型的DRAM是异步工作的,CPU送出地址和控制信号到存储器后,要等待存储器的Ready信号的返回,才能继续工作;而SDRAM与CPU之间的数据传送是同步的,CPU送地址和控制命令到SDRAM(由SDRAM锁存),至SDRAM完成操作的时间是已知的,在此其间CPU可进行其他工作,而不必等待之.

29. 同步动态RAM • SDRAM采用成组传送方式,除了传送第一个数据需要地址建立时间和行线充电时间以外,在以后顺序读出数据时,均可省去上述时间. • SDRAM内有方式寄存器和控制逻辑,①允许设置成组传送数据长度②允许设定SDRAM接收命令到传送数据的等待时间 • 即它有一个256字节的EEPROM,其中存放内存的速度,容量,电压与行,列地址带宽 • SDRAM有两个存储体提供了并行操作的机会.

30. DRAM的研制与发展Ⅲ • Rambus DRAM (RDRAM) • RDRAM采用垂直封装,装配非常紧凑 • 它与CPU之间传送数据是通过专用的RDRAM总线进行的,除了开始传送需要较大存取时间,以后可达到500Mb/s的传输率 • 集成随机存储器 (IRAM) • 习惯上所说的RAM条,包括存储单元阵列,刷新逻辑,裁决逻辑,地址分时,控制逻辑及时序. • 30pin SIMM 始用于80286 • 72pin SIMM 始用于80486 • 168pin DIMM 始用于Pentium(PC66, PC100, PC133)

31. DRAM的研制与发展Ⅳ • 例: SAMSUNG的KMM375S1620BT • 容量16M×72的SDRAM DIMM(128MB带奇偶校验),上面集成了18片 16M×4的SDRAM芯片,2K SPD串行EEPROM,以及锁相环PLL等辅助电路 • 工作电压为3.3±0.3V,LVTTL输入/输出兼容,支持突发模式,自动及自刷新速率 4K/64ms,符合PC100标准,最高频率可达125Mz • ASIC DRAM • 根据用户需求而设计的专用存储器芯片,例Video Memory,双端口存储器. • DDR SDRAM——双倍速率SDRAM

32. 4.8 半导体存储器的组成与控制Ⅰ • 位扩展 • 对数据位进行扩展（并联） • 字扩展 • 对地址空间进行扩展（串联） • 字位扩展 • 对地址空间进行字方向和位方向同时扩展

33. 位扩展Ⅰ

34. 位扩展Ⅱ 用1024×1位的芯片组成1K RAM的框图

35. 字扩展Ⅰ

36. 字扩展Ⅱ 用256×4位的芯片组成1K RAM的框图

37. 字位扩展Ⅰ

38. 字位扩展Ⅱ 用2114芯片组成4K RAM线选控制译码结构图

39. 字位扩展Ⅱ-2 用2114芯片组成4K RAM局部译码结构图

40. 字位扩展Ⅱ-3 用2114芯片组成4K RAM全局译码结构图 返回本节

41. SRAM与CPU的接口特性 • SRAM的外部接口信号线： • 地址线——Ai • 数据线——Di • 片选线——CE(或CS) • 读/写控制线——WE或WE/OE • SRAM与CPU的接口方法是： • 低位地址线、数据线直接相连 • 高位地址线经译码后产生片选信号CS • 控制总线组合形成读/写控制信号WE或WE/OE

42. 半导体存储器的组成与控制Ⅱ • 存储控制 • 集中刷新：在一个刷新周期内,利用一段固定的时间,依次对存储器的所有行逐一再生,在此其间停止对存储器的读和写. 例:存储器有1024行,系统工作时间为200ns,RAM刷新周期为2ms.这样,一个刷新周期内共有10000个工作周期,其中用于再生为1024个工作周期,用于读和写为8976个工作周期. • 分布式刷新：采取在2ms时间内分散地将1024行刷新一遍的方法.具体做法是将刷新周期除以行数,得到两次刷新操作的时间间隔,上例中,2ms除以1024等于1953ns,即每隔1953ns产生一次刷新请求. • 存储校验线路

43. 4.9 多体交叉存储器 存储器的结构技术： • 增加存储器的数据宽度 • 例如,一次读出64位 • 采用多体交叉存储器 • 低位多体交叉 • 2的k次幂模块: 线路简单,但容易发生冲突 • 质数模块:不易冲突,但有复杂线路实现物理地址到模块号及块内地址的转换 • 存储体的存取周期没有变,但对CPU来说速度提高了若干倍

44. 多体交叉存储器(编址方式)

45. 多体交叉存储器(工作时间图) 交叉访问