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http://staff.ustc.edu.cn/~mfy/. 课件下载. 实验课 联系人：何克东 老师 电话： 13329016221. 8086 体系结构. 第二章. 苗付友 mfy@ustc.edu.cn. 系 统 总 线. 微处理器. 主存储器. 2 、 3. 5. I/O 设备 1. 本章讲述内容. I/O 接口. I/O 设备 2. 6 、 8. I/O 设备 n. 微型计算机系统概念结构简图. 本章着重介绍. 8086 微处理器的组成、引脚功能和工作模式 时序基本概念 主流微处理器最新技术. 2.1 微处理器概述.
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http://staff.ustc.edu.cn/~mfy/ 课件下载 实验课 联系人：何克东 老师 电话：13329016221
8086体系结构 第二章 苗付友 mfy@ustc.edu.cn
系 统 总 线 微处理器 主存储器 2、3 5 I/O设备1 本章讲述内容 I/O接口 I/O设备2 6、8 I/O设备n 微型计算机系统概念结构简图 mfy@ustc.edu.cn
本章着重介绍 • 8086 微处理器的组成、引脚功能和工作模式 • 时序基本概念 • 主流微处理器最新技术 mfy@ustc.edu.cn
2.1 微处理器概述 • 2.1.1微处理器的基本概念与组成 • 2.1.2微处理器的主要技术参数 mfy@ustc.edu.cn
2.1.1微处理器的基本概念与组成 • 微处理器包括运算器、控制器和寄存器三个主要组成都分。 • 运算器完成算术和逻辑运算； • 控制器对微机各部件发出相应的控制信息，使它们协调工作； • 寄存器用于存放临时数据。 • Cache(高速缓冲存储器）分L1/L2两级，用以提高微处理器访问存储器的速度和效率。 mfy@ustc.edu.cn
2.1.1微处理器的基本分类 • 主流处理器 • 16 bit CPU 8086/8088 • 32 bit CPU Intel 80386/80486/Pentium/Pentium II /Pentium III/Pentium 4 (2001年） AMD K6、Athlon、Duron, 内核不同但相互兼容 • 64 bit CPU AMD Opteron ,sempron Intel Itanium mfy@ustc.edu.cn
2.1.2微处理器的主要技术参数 • 1.位、字节和字长 • 位：在数字电路和电脑技术中采用二进制，l，0在微处理器中都占一“位”。 • 字节:通常将8位称为一个字节 。 • 字长：微处理器在单位时间内能一次处理的二进制数的位数叫字长。 • 微处理器按照其处理信息的字长可以分为：8位微处理器、16位微处理器、32位微处理器以及64位微处理器等。早期有代表性的IBM PC/XT、IBMPC／AT是16位机，386以后的微机都是32位机，64位微处理器有sempron,Itanium等。 mfy@ustc.edu.cn
2.1.2微处理器的主要技术参数 • 2．微处理器外频 * • 每个计算机的主板上均有一个按固定频率产生时钟信号的装置，称为主时钟CLK，主时钟的频率叫主频率外频，是为CPU提供的基准时钟频率。 • 倍频技术的出现，可使CPU的内核实际运行频率比外频提高数倍。CPU的内核实际运行频率被称为主频，外频即CPU外部进行数据传输时使用的频率。 • CPU外频是由主板为CPU提供的基准时钟频率，也叫做系统总线频率。而CPU的工作主频则按倍频系数乘以外频而来。 *红色为较高级微处理器涉及的概念 mfy@ustc.edu.cn
3．前端总线(FSB)频率 * 总线是将计算机微处理器与内存芯片以及与之通信的设备连接起来的硬件通道。前端总线负责将CPU连接到主内存 前端总线(FSB)频率则直接影响CPU与内存数据交换速度。数据传输最大带宽取决于同时传输的数据的宽度和传输频率，即数据带宽＝(总线频率×数据位宽)/8。目前PC机上CPU前端总线频率有266MHz、333MHz、400MHz、533MHz、800MHz等几种，前端总线频率越高，代表着CPU与内存之间的数据传输量越大，更能充分发挥出CPU的功能。 外频与前端总线频率的区别与联系在于：前端总线的速度指的是数据传输的实际速度，外频是CPU与主板之间同步运行的速度。大多数时候前端速度都大于CPU外频，且成倍数关系 一般主板上前端总线频率与内存总线频率相同。内存总线频率指主存的工作频率，也由主板提供，很多情况下等于外频。但现在一些主板提供内存异步技术，使内存工作频率和CPU外频不同，更先进的CPU如Intel P4、AMD的K7等更可以使FSB数倍于系统总线频率。 2.1.2 CPU的主要技术参数 mfy@ustc.edu.cn
2.1.2 CPU的主要技术参数 • 4．CPU主频 CPU主频是CPU内核(整数和浮点运算器)电路的实际运行频率。 主频等于“外频乘上倍频系数” 。主频是CPU内核运行时的时钟频率，主频的高低直接影响CPU的运算速度。 mfy@ustc.edu.cn
2.1.2 CPU的主要技术参数 • 5．L1和L2 Cache的容量和速率* CPU和常规主存之间增设一级（L1)或二级(L2)高速小容量存储器，称为高速缓冲存储器，简称cache。 其速度比内存大一个数量级，大体与CPU的处理速度相当。在cache中存放着最近访问或将要访问的指令和数据，它们是主存中相应内容 的副本，也是CPU当前执行中常用的内容。这就为CPU处理信息带来了方便，节省了时间。 mfy@ustc.edu.cn
2.2 8086 微处理器 • 2.2.0 8086 微处理器概述 • 2.2.1 8086 微处理器编程结构 • 2.2.2 8086微处理器工作模式和引脚功能 • 2.2.3 微处理器主流技术术语浅析 • 2.2.4 8086微处理器的系统组成 • 2.2.5 8086微处理器总线时序 mfy@ustc.edu.cn
2.2.0 8086概述 • 8086 • 16位微处理器 • 16根数据线和20根地址线 ，2字节字长， 220=1MB内存空间 • 时钟频率为5MHz mfy@ustc.edu.cn
2.2.1 8086编程结构 • 编程结构 • 指从程序员和使用者的角度看到的结构。这种结构与CPU内部的物理结构和实际布局是有区别的。 • 8086分为两部分 • 总线接口部件BIU(Bus Interface Unit) • 执行部件EU(Execution Unit)。 mfy@ustc.edu.cn
2.2.1 8086编程结构 mfy@ustc.edu.cn
1．总线接口部件(BIU) • 功能 • 总线接口部件的功能是负责与存储器、I／O端口传送数据。 • CPU执行指令时，总线接口部件要配合执行部件从指定的内存单元或者外设端口中取数据，将数据经指令队列传送给执行部件，或者把执行部件的操作结果传送到指定的内存单元或外设端口中。 mfy@ustc.edu.cn
1．总线接口部件(BIU) • 组成 • 4个段地址寄存器； • CS—16位的代码段寄存器； • DS—16位的数据段寄存器； • ES—16位的扩展段寄存器； • SS—16位的堆栈段寄存器； • 16位的指令指针寄存器IP； • 20位的地址加法器； • 6字节的指令队列缓冲器。 mfy@ustc.edu.cn
２．执行部件EU • 功能 • 负责从指令队列取指令并执行 。 • 具体地说，进行全部算术逻辑运算，向BIU发出访问存储器或I/O端口的请求，并提供访问所需的有效地址，对各寄存器的管理等。 mfy@ustc.edu.cn
２．执行部件EU • 组成 • 4个通用寄存器 • AX BX CX DX • 4个专用寄存器 • 基数指针寄存器BP • 堆栈指针寄存器SP • 源变址寄存器SI • 目的变址寄存器DI • 标志寄存器FR • 算术逻辑部件ALU • EU控制器 mfy@ustc.edu.cn
３．EU与BIU的流水线结构 • 每当8086的指令队列中有2个空字节，BIU就会自动把指令取到指令队列中。而同时 • EU从指令队列取出一条指令，并用几个时钟周期去分析、执行指令。 • 当指令队列已满，而且EU对BIU又无总线访问请求时，BIU便进入空闲状态。 • 在执行转移、调用和返回指令时，指令队列中的原有内容被自动清除。 相互独立，相互协作 mfy@ustc.edu.cn
8086CPU与一般CPU区别 • 一般CPU工作方式 • 8086CPU工作方式 取指 执指 取指 执指 取指 执指 取指 取指 取指 取指 执指 执指 执指 mfy@ustc.edu.cn
４．通用寄存器的用法 • 通用寄存器组包括AX，BX，CX，DX。主要用来保存算术或逻辑运算的操作数、中间运算结果。 • AX: AH+AL • BX:BH+BL • CX:CH+CL • DX:DH+DL mfy@ustc.edu.cn
４．寄存器的隐含用法 mfy@ustc.edu.cn
５.标志寄存器 • 状态标志 • OF：溢出标志。反映带符号数运算结果是否超过机器所能表示的数值范围 。 • SF：符号标志。反映运算结果的符号。若结果为负数，SF置1。SF取值与运算结果最高位一致。 • ZF：零标志。反映运算结果是否为零。若结果为零，ZF置1。 mfy@ustc.edu.cn
５.标志寄存器 • 状态标志 • AF：半进位标志。反映一个8位量的低4位向高4位有无进位或借位。有则置1。用于BCD码算术运算指令。 • PF：奇偶标志。反映操作结果中“1”的个数的奇偶性。若“1”的个数为偶数，PF置l。 • CF：进位标志。反映算术运算后最高位出现进位或借位的情况。有则置1。移位和循环指令也会改变CF的值。 mfy@ustc.edu.cn
５.标志寄存器 • 控制标志 • DF：方向标志。进行字符串操作时，每执行一条串操作指令，对地址会进行一次自动调整，由DF决定地址是增还是减。若DP为1，则为减量，否则为增量。 • IF：表示系统是否允许外部可屏蔽中断。若为1，表示允许，否则表示不允许。IF对非屏蔽中断和内部中断请求不起作用。 • TF：陷阱标志。TF为1时，CPU每执行完—条指令，便自动产生一个内部中断，可以利用它对程序进行逐条检查。程序调试过程中的“单步执行”就是利用这个标志。 mfy@ustc.edu.cn
2.2.2 8086 引脚功能和工作模式 • 1）引脚功能 • 2）最大模式 • 3）最小模式 mfy@ustc.edu.cn
8086引脚信号 mfy@ustc.edu.cn
1).8086引脚信号 • AD0-AD15[Address/Data Bus]：双向／三态。这16条线是多路转换的地址／数据总线的引脚。 • A16／S3一A19/S6 (Address／Status)：输出三态。4条地址／状态复用引脚，在一条指令执行的第一个时钟周期内用作地址线，其余时钟周期输出状态信息。 • BHE／S7 (Bus High Enable status)：输出／三态,在一条指令执行的第一个时钟周期用作高8位数据有效信号BHE。 mfy@ustc.edu.cn
1).8086引脚信号 • RD: 输出／三态。当CPU从存储单元或输入输出设备读出数据时，低。 • READY：输入。存储器或输入输出设备利用这一信号表明它己准备就绪，可以完成数据传送操作。 • TEST：输入。只有8086的WAIT指令才使用它，在执行WAIT指令时，8086将停止操作，处于等待状态，直到TEST输入电平变低才结束该指令。 mfy@ustc.edu.cn
1).8086引脚信号 • INTR：输入。可屏蔽中断请求信号，CPU在每条指令执行的最后一个时钟周期将采样这个信号。 • NMI：输入。不可屏蔽中断请求信号，它是上升沿触发的输入信号。如果NMI从低电平变高，则8086将完成当前指令的执行，然后把控制转移到不可屏蔽中断服务程序。 mfy@ustc.edu.cn
1).8086引脚信号 • RESET：输入。系统复位信号，由8284时钟发生器同步后送给CPU，加电源时，RESET高电平信号至少要持续50μs。当RESET回到低电平时，CPU复位完毕将处于以下状况： • 标志寄存器置成0000H，其结果为禁让中断和禁止单步方式： • DS，SS，ES和IP寄存器复位到0000H； • CS寄存器置成FFFFH，指令队列清零。 • 所以第一条指令将从存储器单元FFFF0H开始执行，通常在该单元放置一条转移指令转到引导程序入口。 mfy@ustc.edu.cn
1).8086引脚信号 以下信号在最大模式和最小模式下有不同意义 (括号内为最大模式下意义)． mfy@ustc.edu.cn
1).8086引脚信号 • DEN(S0)：输出／三态。最小模式下，它的功能为DEN。DEN(Data Enable)用来控制8286总线缓冲器，即允许缓冲器工作；如果是最大模式，则该引脚用来和S1及S2—起提供状态信息，状态信息提供给总线控制器8288。 • DT／R(S1)：输出／三态。最小模式下引脚功能为DT／R，控制8286总线缓冲器数据传送的方向。 如果是最大模式，则该引脚功能为状态信息S1。由8288总线控制器产生DEN和DT／R输出。 mfy@ustc.edu.cn
1).8086引脚信号 • M/IO(S2)：输出/三态。最小模式下引脚功能为M／IO，在访问存储器或输从输出设备时，若为高，则访问存储器；为低，则访问的是输入输出设备。如果是最大模式，则该引脚功能为S2。 • ALE(QS0)：输出。最小模式下功能为ALE。当有效的存储器地址出现在地址数据总线上时，将输出一个ALE高电平脉冲用于地址锁存器的锁存信号。最大模式下功能为QS0，QS0用来和QS1一起提供8086指令队列状态，多处理器中使用。 mfy@ustc.edu.cn
1).8086引脚信号 • INTA(QS1)：输出／三态。最小模式下引脚功能为中断响应。当8086执行一个中断响应时序时，INTA输出为低，作为中断响应信号。最大模式下其功能为QS1。此时INTA信号由8288总线控制器提供。 mfy@ustc.edu.cn
HOLD(RQ/GT0)：输入／双向。最小模式下HOLD(RQ/GT0)的功能为HOLD(保持请求)。最大模式时引脚该功能为RQ／GT0，它是一条双向的请求允许线。HOLD(RQ/GT0)：输入／双向。最小模式下HOLD(RQ/GT0)的功能为HOLD(保持请求)。最大模式时引脚该功能为RQ／GT0，它是一条双向的请求允许线。 • HLDA(RQ/GT1):输出／双向。最小模式下HLDA(RQ/GT1)的功能为HLDA(总线请求响应)。最大模式时引脚该功能为RQ／GT1，它是一条双向的请求允许线。 mfy@ustc.edu.cn
最小模式和最大模式 • 最小模式，是在系统中只有8086一个CPU，而所有的总线控制信号都由8086直接产生，因此系统中的总线控制电路被减到最少。 • 最大模式,是相对最小模式而言的，此时系统中可以有两个或多个微处理器，一个是主处理器8086，如果有其他处理器的话，这些处理器称为协处理器，它们协助主处理器工作。 mfy@ustc.edu.cn
2).最小模式 mfy@ustc.edu.cn
DI：输入 DO：输出 Vcc：电源 GND：地 STB：选通,输入 OE：允许输出 8282芯片中，当STB有效时，输入端上的8位数据被锁存到锁存器中；OE有效时，锁存器中的数据输出； OE无效时，则输出端呈高阻状态．如果该系统中所接存储器或I/O接口的容量不超过64K字节时，只需2片8282就能锁存16位地址信号．当CPU地址锁存允许信号ALE有效，也即STB有效时，地址被锁存． A0-A7，B0-B7：双向数据输入输出 OE：开启缓冲器的控制信号．当OE有效时，允许数据通过；与8086的 DEN相连 T：是数据传送方向控制信号．当T端为高电平时，8位数据被正向传送AB,低电平,方向为AB；与8086的DT/R相连 mfy@ustc.edu.cn
3).最大模式 • 将MN／MX引脚接地就构成8086CPU的最大工作模式。 • 最大模式下多了8288总线控制器。这是因为在最大模式系统中有可能包含两个或多个处理器，这样就要解决主处理器和协处理器之间的协调工作问题和对总线的共享控制问题。 • 8288总线控制器将状态信息S0、S1和S2转换成CPU和存储器的数据传送控制信号，用于控制数据读写以及控制8282锁存器和8286收发器。 mfy@ustc.edu.cn
3).最大模式 mfy@ustc.edu.cn
3).最大模式 mfy@ustc.edu.cn
2.2.3 CPU主流技术术语浅析 • 1.流水线技术 • CPU中以5-6个不同功能的电路单元组成一条指令处理流水线 。然后将一条x86指令分成5-6步后再由这些电路单元分别同步执行，这样就能实现在一个CPU时钟周期完成一条指令，由此提高CPU的运算速度。 • 取指令、译码、产生地址、执行指令和数据写回电路单元 mfy@ustc.edu.cn
2.2.3 CPU主流技术术语浅析 • 2．超流水线和超标量技术 • 超流水线：超过通常的5—6步的流水线。例如Pentium pro的流水线就长达14步。 • 超标量(superscalar)：指在CPU中有一条以上的流水线，并且每时钟周期内可以完成一条以上的指令，这种设计就叫超标量技术。 mfy@ustc.edu.cn
2.2.3 CPU主流技术术语浅析 • 3.乱序执行技术 • 指CPU采用了允许将多条指令不按程序规定的顺序，分开发送给各相应电路单元处理的技术。 • 采用乱序执行技术的目的是为了使CPU内部电路满负荷运转来提高CPU运行程序的速度。 mfy@ustc.edu.cn
2.2.3 CPU主流技术术语浅析 • 4．分支预测和推测执行技术 • 分支预测简单的说是提前确定可能的程序分支方向，推测执行是依托于分支预测基础上的，在预测程序是否分支后所进行的处理也就是推测执行。 • 采用分支预测和动态执行的主要目的是为了提高CPU的运算速度。 mfy@ustc.edu.cn
2.2.4 8086的系统组成 • 1). 8086的存储体结构 • 2). 8086存储器的分段结构 • 3)．8086存储器的逻辑地址与物理地址 • 4)．8086存储器20位物理地址的形成 mfy@ustc.edu.cn
