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第二章 双极型逻辑集成电路

第二章 双极型逻辑集成电路. 本章重点： 1、双极集成电路的寄生效应 2、 TTL、S/LSTTL、AS/ALSTTL、ECL 电路的电路结构，工作原理和特点的分析与比较。. 双极型逻辑 IC 的分类. 根据电路工作在输出特性曲线的不同区域，可分为饱和型和非饱和型两大类。 饱和型逻辑 IC —— 以关态对应截止态，以开态对应饱和态而工作的双极型逻辑 IC。. 特点： 输出电平稳定 逻辑摆幅大 电路结构简单 功耗较低 使用方便 由于少子在饱和区存在基区存贮效应，使得开关速度下降. 主要包括：

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第二章 双极型逻辑集成电路

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  1. 第二章 双极型逻辑集成电路

  2. 本章重点： 1、双极集成电路的寄生效应 2、TTL、S/LSTTL、AS/ALSTTL、ECL电路的电路结构，工作原理和特点的分析与比较。

  3. 双极型逻辑IC的分类 根据电路工作在输出特性曲线的不同区域，可分为饱和型和非饱和型两大类。 饱和型逻辑IC ——以关态对应截止态，以开态对应饱和态而工作的双极型逻辑IC。

  4. 特点： • 输出电平稳定 • 逻辑摆幅大 • 电路结构简单 • 功耗较低 • 使用方便 • 由于少子在饱和区存在基区存贮效应，使得开关速度下降

  5. 主要包括： • 电阻-晶体管逻辑RTL 1961 • 二极管-晶体管逻辑DTL、HTL 1962 • 晶体管-晶体管逻辑TTL 1962 • 集成注入逻辑I2L 1972 • 抗饱和逻辑： • 肖特基二极管箝位TTL （STTL） 1969 • 低功耗STTL （LSTTL） 1971 • 先进LSTTL/STTL （ALSTTL/ASTTL） 1979 • 发射极功能逻辑EFL

  6. 非饱和型逻辑IC • ——关态对应于截止态，而开态对应于线性放大区。 • 特点： • 无少子存贮效应，工作速度快 • 电路结构复杂 • 逻辑摆幅小 • 功耗较大

  7. 主要包括 • 发射极耦合逻辑ECL • 互补晶体管逻辑CTL • 非阈值逻辑NTL • 多元逻辑DYL

  8. § 2.1 双极型IC的寄生效应 • 双极型逻辑IC中，广泛使用的有源器件是npn管，二极管可利用不同的晶体管或单独的pn结制得，设计时要考虑： • 芯片利用率 • 寄生效应

  9. § 2.1.1 集成npn的结构与寄生效应 一、集成npn管的有源寄生效应

  10. 寄生pnp管处于放大区的三个条件： (1) EB结正偏（即npn管的BC 结正偏） (2) BC结反偏（即npn管的CS 结反偏） (3) 具有一定的电流放大能力（一般 pnp=1~3） 其中，条件(2)永远成立，因为pn结隔离就是要求衬底P+隔离环接到最低电位。条件(3)一般也很容易达到。条件(1)能否满足则取决于npn管的工作状态。

  11. npn管工作于截止区 • VBC(npn)<0  VEB(pnp)<0 • VBE(npn)<0，VCS (npn)>0  VBC(pnp)>0 pnp截止 • npn管工作于放大区 • VBE(npn)>0 • VBC(npn)<0  VEB(pnp)<0 • VCS (npn)>0  VBC(pnp)>0 pnp截止

  12. npn管工作于饱和区 • VBE(npn)>0 • VBC(npn)>0  VEB(pnp)>0 • VCS (npn)>0  VBC(pnp)>0 pnp处于放大区 • npn管工作于反向工作区 • VBE(npn)<0 • VBC(npn)>0  VEB(pnp)>0 • VCS (npn)>0  VBC(pnp)>0 pnp处于放大区

  13. 抑制寄生效应的措施： （1）在npn集电区下加设n+埋层，以增加寄生pnp管的基区宽度，使少子在基区的复合电流增加，降低基区电流放大系数；同时埋层的n+扩散区形成的自建减速场也有一定的降低的作用。 （2）可采用外延层掺金工艺，引入深能级杂质，降低少子寿命，从而降低 。 （3）还应注意，npn管基区侧壁到P+隔离环之间也会形成横向pnp管，必须使npn管基区外侧和隔离框保持足够距离。

  14. 二、集成npn管的无源寄生效应 • 寄生电阻 • res，rcs，rb • 寄生电容 • CD扩散电容 • CJ 势垒电容 • （CBE，CBC， CCS）

  15. 1、抑制无源寄生效应的措施 深磷扩散

  16. 2、等平面工艺与介质隔离

  17. 3、U型槽隔离

  18. § 2.2 TTL电路的结构特点及工作原理 2.2.1 标准TTL电路

  19. 1、电路特点 • 输入级采用多发射极管，在电路截止瞬态（输出高电平），T1对T2基极有很强的反抽作用 上升时间r。 • 输入端接反偏二极管，可将输入负向电压箝位在-1.5V（二极管有寄生串联电阻），使电路抗负向脉冲干扰能力提高。 • 输出级采用图腾柱结构（推挽），T3-D1和T5交替工作功耗，速度。 • 由于输出低电平时T5处于饱和态，在向高电平转换时，基区少子存贮电荷只有通过R3泄放，速度较慢，影响上升时间。

  20. 2、TTL电路的不足与改进措施 由上面的分析可见： 欲使电路速度tpd=(tpLH+tpHL)/2下降，即 tpHL   输出管驱动电流，即IB  饱和深度 超量存贮电荷  tpLH  tpLH   饱和深度  IB   tpHL  采用有源泄放网络，可以部分改善

  21. 要解决这一矛盾，须在保证较大的驱动电流条件下设法控制晶体管的BC结上的正向偏压，加以箝位，迫使晶体管不进入饱和/深饱和区非饱和或抗饱和TTL电路。

  22. 2.2.2 抗饱和TTL电路——S/LSTTL 1、SBD（Schottky-Barrier-Diode)和肖特基箝位晶体管

  23. SBD与pn结二极管的比较 •pn结导通时，都是少子注入 积累扩散形成电流，是一种电荷存贮效应，严重影响了pn结的高频特性。 •SBD导通时，主要靠半导体多子金属，是多子器件，高频特性好。 •对于相同的势垒高度，SBD的JSD或JST要比pn结的反向饱和电流JS大得多，即：对于相同的正向电流，SBD的正向导通压降较低，一般Si为0.3V，Ge为 0.2V。

  24. M-S整流接触与欧姆接触的区别 根据M-S接触理论，理想情况下 WM>WS，金属与n型半导体接触形成阻挡层。 WM<WS，金属与n型半导体接触形成反阻挡层。 WM<WS，金属与p型半导体接触形成阻挡层。 WM>WS，金属与p型半导体接触形成反阻挡层。

  25. 但实际情况，由于Si，Ge，GaAs等常用半导体材料都有很高的表面态密度，形成表面电荷的“钉扎”现象，不管n型还是p型都形成阻挡层。所以，实际的欧姆接触是利用隧道效应制成的。 ——对半导体进行重掺杂，势垒宽度很薄，载流子可以通过隧穿效应贯穿势垒形成隧道电流，当其超过热电子发射电流成为主导时，电流很大，接触电阻很小 欧姆接触。

  26.  SBD的金属化系统 一般采用PtSi-Ti/W-Al多层金属薄膜系统。其中： •Pt-Si构成SBD •Ti/W——阻止Al与Si相互扩散 •Ti(10%)——改善了金属对SiO2的粘附性和抗腐蚀性。

  27. 达林顿射随器 SBD箝位 有源泄放网络 2、STTL电路

  28. 电路特点：  优点： •输入端SBD箝位保护，由于导通电压低（0.3V)，在负向脉 冲达到-0.9~-1V左右，即导通保护抗干扰能力增强。而 pn结二极管为-1.5V。 • T1加SBD箝位，在反向工作时“发射区”注入效率 ， 可减小高电平输入电流。 •电路瞬态特性好，速度快。（T6管导通/截止都比T5延迟一 段时间）

  29. •电压传输特性的矩形性好，即转换区陡峭。 稳态时，T5导通前，T6不通，IE2没有通路，保证T2和T5都不通。保证了输出高电平的稳定。 只有当T1的基极电压升高，达到 VB1= VI+VBE1VBCth1+VBEth2+VBEth5 即 VI  (VBCth1+VBEth2+VBEth5)- VBE11.1V 此时，T2、T5导通，V0随VI上升迅速下降。转换区很陡。从而提高了噪声容限。

  30.  缺点： ——电路抗干扰能力下降 一方面，SBD使VCES1提高0.1~0.2V，门坎电平VIL(max)降低了0.1~ 0.2V。 另一方面，T5加SBD后，VBC5由0.6V0.3 ~ 0.4V，则， 输出低电平： VOL=VCE5+rcs5IC5=(VBE5-VBC5) +rcs5IC5 将提高0.2 ~ 0.3V. 由低电平噪容 VNL=VIL(max)-VOL(max) 将有所降低。

  31. 阻值约为标准门的5倍 DTL输入电路 功耗降为其1/5 LSTTL 有源泄放网络 3、LSTTL电路

  32. （1）输入级特点 •速度快。T2加SBD箝位后，其超量存贮电荷减少；SBD为 多子导电，且导通电压低。 •输入电流小，前一级的电路负载能力增强。 •SBD反向击穿电压在10V以上，可将不用的输入端直接与 VCC相接。

  33. （2）驱动级特点 •电路瞬态特性好，速度快。主要是由于T2双向输出，T6的导通和截止都比T5延迟一段时间。 •有源泄放网络的电流泄放能力强，电压电压传输特性的矩形性好（转换区陡峭）。

  34. （3）输出级特点 •R4由接地改为接输出端，既可减小R4的电流和功耗，由可使IR4成为高电平输出电流的一部分，增加了电流驱动能力； 另一方面，在小电流输出时，可将输出高电平拉至VOH=VCC-VBE3；但不利的是对T4的基极泄放能力下降。

  35. T4基区贮存的电荷可通过D5抽出 当VC2比V0下降快时，负载电容可通过D6放电 • D5、D6可提高电路的上升速度。在输出从高电平向低电平转换的瞬态 T2电流T5驱动电流 导通延迟。既加速了T4管的截止，又加速了T5的导通。

  36. 4、AS/ALSTTL电路 此类电路功耗速度特性得以改善的关键在于采用了先进的工艺技术。 •采用介质隔离等平面工艺，最大限度地减少了管芯面积。 •低能量离子注入形成基区，采用浅结As扩散尽可能减小基区宽度。

  37. 负电源电压系统 § 2.3 ECL电路 2.3.1 ECL的原理门电路 当电源干扰由发射极进入电路，因是共模信号，受到差分对抑制；若采用正电源供 电，则干扰将通过集电极直接传出，降低了噪声容限。

  38. 1、ECL原理门电路的工作原理 ? • 输入低电平 • VI=VoL=-1.7V<VBB=-1.3V T1截止，T2优先导通。则流经T2的电流： 而 IC2=  IE24mA

  39.  VC2=VCC-IC2RC2=-0.98V 而 VC1=VCC-IC1RC1=0V 输出低电平VC2=-0.98V 输出高电平VC1=0V 此时 VBC2=-1.3-(-0.98)=-0.32V<0T2处于线性放大区

  40. (2) 输入高电平 VI=VOH=-0.9V>-1.3V T2截止，T1优先导通，则 VC1=VCC-IC1RC1=-0.97V 输出低电平VC1=-0.97V 输出高电平VC2=0V 而 VC2=VCC-IC2RC2=0V

  41. 欲使VC1、VC2输出低电平相同，须保证： IC1RC1=IC2RC2 对于T1管而言，此时，VBC1=-0.9-(-0.97)=0.07V，BC结略显正偏，可以认为T1管处于线性放大区边缘，未进入饱和区。 注意：ECL原理门之间不能直接耦合连接，因为 VOH=0V  下一级VB=0 VBC>0，进入饱和区， 失去高速特性 而VC<0 加射随器作输出级，实现电平位移。

  42. 2.3.2 典型的ECL门电路

  43. 此ECL或/或非门电路工作原理与原理门基本相同。但有几处需要注意： •输入部分的RP称为下拉电阻，由基区沟道电阻形成，为输入管的反向漏电流提供通路，并保证不用的输入端固定在“零”电平（VEE=-5.2V），因而克服了不用的输入端电位浮空造成的不良影响。

  44. •电流开关部分的地VCC2与射随器输出级的地VCC1是分开的。因为，接VCC1的射随器有大的电流起伏，分开接可以防止这种起伏引起偏置网络和电流开关部分之间的串扰。•电流开关部分的地VCC2与射随器输出级的地VCC1是分开的。因为，接VCC1的射随器有大的电流起伏，分开接可以防止这种起伏引起偏置网络和电流开关部分之间的串扰。 •由于电路中所用的电阻阻值均较低，且晶体管导通时处于线性放大区，电流较大，因此功耗大（一般几十mW），这也是ECL逻辑的致命缺点。

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