המעבדה למערכות ספרתיות מהירות

1. Technion - Israel institute of technology department of Electrical Engineering הטכניון - מכון טכנולוגי לישראלהפקולטה להנדסת חשמל High speed digital systems laboratory המעבדה למערכות ספרתיות מהירות PCI Express Analayzer (SoPC) Final Presentation (part A) Performed by: Samuel Amir , Danny Volkind Instructor: Orbach Mony Certain images adopted from PCI-SIG PCI Express™ Architectural Overview Presented at the 2002 PCI-SIG Developers Conference.

2. High speed digital systems laboratory המעבדה למערכות ספרתיות מהירות Agenda • Goal overview & Technical key issues. • Final Concept - Top level block diagram. • MCSU Digest + Demonstration. • Packet Level Processing • Risk mitigation. • Goals Vs Schedule.

3. High speed digital systems laboratory המעבדה למערכות ספרתיות מהירות Goal Overview Creating an analyzing device for a std. PCIe (1.0) communication line at speeds of 2.5Gb/sec. by means of a VHDL core on a Xilinx “Virtex II pro” FPGA platform. The core will implement real time hardware analysis and will enable the user to monitor and analyze PCIe transactions using a simple register based interface .

4. High speed digital systems laboratory המעבדה למערכות ספרתיות מהירות PCIe Link A PCIe Link is a high speed serial communication channel that utilizes two differential pairs to achieve a dual simplex connection at speeds of ≥2.5Gb/sec/direction. TX+ RX+ TX- RX- Device A Device B Ref. Clock Ref. Clock TX+ RX+ RX- TX-

5. Request Packet CRC Frame Sequence Number Frame RX Analyzer Frame CRC Completion Packet Sequence Number Frame TX High speed digital systems laboratory המעבדה למערכות ספרתיות מהירות Split Transactions • Memory transactions • I/O transactions • Configuration transactions • Message transactions Device A Device B

6. High speed digital systems laboratory המעבדה למערכות ספרתיות מהירות Transaction Basics • Header supplies : • Transaction type. • Originator ID (Requester). • Completion needed/not needed. • Extraction recipe (lengths, CRC,etc).

7. High speed digital systems laboratory המעבדה למערכות ספרתיות מהירות Agenda • Goal overview & Technical key issues. • Final Concept - Top level block diagram. • MCSU Digest + Demonstration. • Packet Level Processing • Risk mitigation. • Goals Vs Schedule.

8. Multi Gigabit Receiver 1 PCIe Decryption Module 2 Sophisticated Data Mux 3 Packet-Level Analyzer 4 Memory Control & Storage Unit Central Control & Interface Unit 8 7 MSU Control Unit 5 Link Quality Assessment Module 6 High speed digital systems laboratory המעבדה למערכות ספרתיות מהירות Final Concept -Basic 4 3 7 2 8 5 6 1

9. High speed digital systems laboratory המעבדה למערכות ספרתיות מהירות Top Level MGR PDM SDM PLA MCL LQAM MCSU CCIU

10. High speed digital systems laboratory המעבדה למערכות ספרתיות מהירות Multi Gigabit Receiver • Based on a Rocket IO hardware core & wrapping logic. • PCIe frames reception rate 2.5 Gbit/sec TOP

11. High speed digital systems laboratory המעבדה למערכות ספרתיות מהירות Timing @ MGR (RocketIO) 1 bit x (125 Mhz x 20) = 2.5 Gbit/sec @ MCSU input 32 bit x 62.5 Mhz x [8/10b] = 2.5 Gbit/sec

12. High speed digital systems laboratory המעבדה למערכות ספרתיות מהירות PCIe Decryption Module • Linear Feedback Shift Register. • Performs packet unscrambling. • Unscrambled data sent through SDM. TOP

13. High speed digital systems laboratory המעבדה למערכות ספרתיות מהירות Sophisticated Data Mux • 4 operation modes : • Full rate capturing. • DLLP capture. • TLP capture. • TLP Processing. Pass-Through TOP

14. High speed digital systems laboratory המעבדה למערכות ספרתיות מהירות Packet Level Analyzer • PCIe Packet Processing. • Applies Triggering & Filtering criteria. • TLP Header extraction. TOP

15. High speed digital systems laboratory המעבדה למערכות ספרתיות מהירות MSU Control Logic • Controls all inner MSU blocks. • Interacts with Central Control & Interface Unit. TOP

16. High speed digital systems laboratory המעבדה למערכות ספרתיות מהירות Link Quality Assessment Module • Gathers Link statistics from MGR. • Establishes Link Quality measure based on a set criteria (e.g. Running Disparity, illegal char. etc). TOP

17. High speed digital systems laboratory המעבדה למערכות ספרתיות מהירות Central Control & Interface Unit • Controls MSU operation via MCU Inerface. • Control data storage operations via MCSU. • Data / Address Interface. TOP

18. High speed digital systems laboratory המעבדה למערכות ספרתיות מהירות Agenda • Goal overview & Technical key issues. • Final Concept - Top level block diagram. • MCSU Digest + Demonstration. • Packet Level Processing • Risk mitigation. • Goals Vs Schedule.

19. High speed digital systems laboratory המעבדה למערכות ספרתיות מהירות Memory Control & Storage Unit • Controls data storage into SDRAM. • Interacts with Central Control & Interface Unit. TOP

20. High speed digital systems laboratory המעבדה למערכות ספרתיות מהירות MCSU Basic Concept

21. High speed digital systems laboratory המעבדה למערכות ספרתיות מהירות Flow Concept Round RobinArbitration

22. High speed digital systems laboratory המעבדה למערכות ספרתיות מהירות MCSU Basics Work assumptions : • Worst case pushing rate @ DPR input = 62.5 Mhz • Popping rate @ DPR output = 100 Mhz • SDRAM timing constraints considered. • SDRAM page size > DPR size.

23. High speed digital systems laboratory המעבדה למערכות ספרתיות מהירות MCSU Top Level

24. High speed digital systems laboratory המעבדה למערכות ספרתיות מהירות MCSU Test-Bench

25. High speed digital systems laboratory המעבדה למערכות ספרתיות מהירות DPR Block

26. High speed digital systems laboratory המעבדה למערכות ספרתיות מהירות DPR Simulation

27. High speed digital systems laboratory המעבדה למערכות ספרתיות מהירות DPR Simulation

28. High speed digital systems laboratory המעבדה למערכות ספרתיות מהירות DPR Simulation

29. High speed digital systems laboratory המעבדה למערכות ספרתיות מהירות DPR Simulation

30. High speed digital systems laboratory המעבדה למערכות ספרתיות מהירות SDRAM Controller

31. High speed digital systems laboratory המעבדה למערכות ספרתיות מהירות SDRAM Controller

32. High speed digital systems laboratory המעבדה למערכות ספרתיות מהירות Agenda • Goal overview & Technical key issues. • Final Concept - Top level block diagram. • MCSU Digest + Demonstration. • Packet Level Processing • Risk mitigation. • Goals Vs Schedule.

33. PHY PHY DL Transaction Layer DL Data CRC Frame Sequence Number Header Frame High speed digital systems laboratory המעבדה למערכות ספרתיות מהירות Packet Processing Packets formation reflects layered architecture. • Encryption/coding levels : • 8/10b encoding • K-Chars frames • Scrambling (LFSR) more more TLP DLLP

34. PHY PHY DL Transaction Layer DL Data CRC 29.7 Sequence Number 27.7 High speed digital systems laboratory המעבדה למערכות ספרתיות מהירות TLP Header Extraction Header • Header Provides : • Length = Data payload size [DWORDS] • FMT = Header Size [3,4 DWORDS] CRC Size [0,1 DWORDS]

35. High speed digital systems laboratory המעבדה למערכות ספרתיות מהירות Generic TLP Header section Data Payload Indicator and 16/12B header flag Memory, I/O, Config, Message; Request or Completion R FMT TYPE R Traffic Class EP TD Attr R Length TLP digest (End-To-End CRC) Requested Length or Payload Size

36. High speed digital systems laboratory המעבדה למערכות ספרתיות מהירות Agenda • Goal overview & Technical key issues. • Final Concept - Top level block diagram. • MCSU Digest + Demonstration. • Packet Level Processing. • Risk mitigation. • Goals Vs Schedule.

37. High speed digital systems laboratory המעבדה למערכות ספרתיות מהירות Risk Mitigation • Problem detecting an active transmission on the line-checking with Xilinx to see if there is a solution. • Scrambling -LFSR • Data storage control – Interface to SDRAM

38. High speed digital systems laboratory המעבדה למערכות ספרתיות מהירות Agenda • Goal overview & Technical key issues. • Final Concept - Top level block diagram. • MCSU Digest + Demonstration. • Packet Level Processing. • Risk mitigation. • Goals Vs Schedule.

39. High speed digital systems laboratory המעבדה למערכות ספרתיות מהירות Achieved Goals

40. High speed digital systems laboratory המעבדה למערכות ספרתיות מהירות Thank You!

41. Pass-Through High speed digital systems laboratory המעבדה למערכות ספרתיות מהירות Final Concept -Top Level Back

42. Transaction Transaction Data Link Data Link Physical Physical High speed digital systems laboratory המעבדה למערכות ספרתיות מהירות The 3 Layers of PCIe PCI Express PCI Express Mechanical Mechanical

43. High speed digital systems laboratory המעבדה למערכות ספרתיות מהירות Original Block Diagram

44. Data CRC Frame Sequence Number Header Frame Transaction Layer Data Link Layer Physical Layer High speed digital systems laboratory המעבדה למערכות ספרתיות מהירות Packet Formation Formation of packets reflects layered architecture.

45. High speed digital systems laboratory המעבדה למערכות ספרתיות מהירות K Characters Back

46. Byte Value 00H 8b/10b Encoded Byte Value High speed digital systems laboratory המעבדה למערכות ספרתיות מהירות 8/10b encoding • Embedded clocking. • Error detection (running disparity). • DC balancing. Back

47. Data 0-4Kbyte LCRC 4byte Frame 1byte Sequence# 2byte Header 12/16byte Frame 1byte Transaction Layer Data Link Layer Physical Layer High speed digital systems laboratory המעבדה למערכות ספרתיות מהירות TLP packet Back

48. Frame 1byte DLLP Contents 4byte Frame 1byte CRC 2byte Physical Layer Data Link Layer High speed digital systems laboratory המעבדה למערכות ספרתיות מהירות DLLP packet Back