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회로해석 및 논리회로실험 ( 곱하기 회로 설계 ) <7 조 >

회로해석 및 논리회로실험 ( 곱하기 회로 설계 ) <7 조 >. 2003731226 조인철 2003731185 함영민 2004731145 정재욱 2006730116 문지혜. 목차. 설계목표 관련이론 회로도 및 분석 역할분담 및 일정. 설계목표. A(00~11), B(000~101) 까지 각각 2 개와 3 개의 신호를 입력으로 한다 . A*B 의 결과값인 C 는 (0000~1111) 의 범위를 갖으며 4 개의 신호를 나타내는데 이를 가지고 십진수화 시켜 7- 세그먼트에 나타낸다 .

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회로해석 및 논리회로실험 ( 곱하기 회로 설계 ) <7 조 >

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  1. 회로해석 및 논리회로실험(곱하기 회로 설계)<7조> 2003731226 조인철 2003731185 함영민 2004731145 정재욱 2006730116 문지혜

  2. 목차 • 설계목표 • 관련이론 • 회로도 및 분석 • 역할분담 및 일정

  3. 설계목표 • A(00~11), B(000~101)까지 각각 2개와 3개의 신호를 입력으로 한다. • A*B의 결과값인 C는(0000~1111)의 범위를 갖으며 4개의 신호를 나타내는데 이를 가지고 십진수화 시켜 7-세그먼트에 나타낸다. • 모든 게이트는 NAND게이트로만 나타내야하며 7-세그먼트용 • 디코더는 7447을 써도 무방합니다. • 게이트수를 최소한으로 줄이는것이 이번 실험의 목표입니다.

  4. 관련이론

  5. 관련이론 설계 회로의 수식으로의 표현

  6. 관련이론

  7. 관련이론 • 입력에 대한 출력 값의 범위 • 입력이 최소일 때. A=0 , B=0 일때 결과값 C=0 • 입력이 최대일 때 • A=3 B=5일때 결과값 C=15 ★ 곱셈기에서 11, 13, 14는 결과값으로 나오지 않으므로 don’t care condition 처리했습니다.

  8. 관련이론 • 74LS00 -2입력 NAND GATE

  9. 관련이론 • 74LS04 – NOT 게이트

  10. 관련이론 • 74LS47 – 7 SEG

  11. 관련이론 • 7 SEGMENT 출력표

  12. 관련이론 • 7 SEGMENT 출력표2

  13. 회로도 및 분석 • 곱셈기 부분

  14. 회로도 및 분석 • 디코더 부분

  15. 회로도 및 분석 곱셈기부분 진리표 디코더부분 진리표

  16. 부품 • 필요한 부품 • 7-segment(2개) • 74LS00(NAND Gate 다수) • 74LS04(NOTGate 다수) • 7447디코더 2개 • 저항(330Ω,470Ω다수) • 토글 스위치(5개 입력가능)

  17. 역할 분담 및 일정

  18. 역할 분담및 일정 • 일정 ★ 1주차 (4월17일 ~ 24일) : 기존회로도에서 응용 설계 구상, 부품구입 및 Pspice 테스트 ★ 2주차 (4월 25일~ 5월 1일) : 회로 구성, 최종보고서 작성 및 발표

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