第四章 MOS 逻辑集成电路

1. 第四章 MOS逻辑集成电路 4.1 MOS器件的基本电学特性 4.1.1 MOSFET的结构与工作原理 MOSFET——Metal-Oxide-Semiconductor Field Effected Transistor 金属氧化物半导体场效应晶体管 增强型（常关闭型） PMOS 耗尽型（常开启型） MOSFET 增强型（常关闭型） NMOS 耗尽型（常开启型）

2. D——漏极Drain G——栅极Gate S——源极Source B——衬底Bulk 图4-1 NMOS结构示意图 压控四端有源器件 假设VG=0V时，栅氧化层中无电荷存在，则可通过对不同VG下器件能带分布的情况分析器件的工作原理。

3. 图4-2 不同VG下NMOSFET能带分布

4. 4.1.2 MOS器件的阈值电压Vth 阈值电压——使MOS器件沟道区进入强反型（s=2FB）所需的栅电压。 M-S系统 Si-SiO2系统 Si衬底 耗尽区电离电荷 （4-1）

5. 式中 MS——栅与衬底的接触电位差 VBS——衬底与源之间的衬偏电压 S——衬底表面势 FB——硅衬底的体费米势 QSS——硅与SiO2界面的单位面积电荷量(C/cm2) QB0——零衬偏时SiO2下面耗尽层单位面积的电荷量(C/cm2) Qi——调沟离子注入时引入的单位面积电荷量 (C/cm2) Cox——单位面积的栅电容 VFB——平带电压  ——体效应因子（衬底偏置效应因子）

6. C/cm2 (“+”——PMOS；“”——NMOS) （C/cm2） NSS=10101011 cm-2 F/cm2

7. nI=1.51010cm-3 （测量值） MS=体材料的接触电势 栅材料的接触电势 （注：在此，接触电势为相对于本征Si而言）

8. Si=11.9 0=8.85410-14F/cm

9. 例4-1 已知：n+ Poly-Si 栅NMOS晶体管，栅氧厚度Tox=0.1m，NA=31015cm-3，ND=1020cm-3，氧化层和硅界面处单位面积的正离子电荷为1010cm-2，衬偏VBS=0V。 求：Vth， 解： NMOS衬底费米势：

10. n+ Poly-Si栅接触电势： Poly-Si=0.56（V） 得： 单位面积氧化层电容： 耗尽层固定电荷：

11. Si-SiO2界面电荷密度： 则：

12. 体效应因子： 4.1.3 MOSFET的简单大信号模型参数 （1）非饱和区（vGSVth，vDS（vGS-Vth）） 详细推导见《晶体管原理》，在此列出表达式： （4-2） ——Sah方程，由C.T.Sah提出。见“Characteristics of MOSFET”，IEEE Trans. ED，Vol.ED-11，PP324-345，July，1964。

13. —Si衬底沟道区表面迁移率 （适用于3-5mP阱CMOS工艺的SPICE MOS2模型参数） W —有效沟道宽度（栅长） L —有效沟道长度（栅宽） k=COX(A/V2) 称为导电系数 =(COXW)/L (A/V2) 称为跨导参数

14. （2） 饱和区（vGSVth，vDS（vGS-Vth）） （4-3） 式中为沟道长度调制因子 （V-1） 5m硅栅P栅CMOS工艺典型值：

15. 例4-2 已知：n+ Poly-Si栅NMOS晶体管宽长比W/L=100m/10 m，漏、栅、源、衬底电位分别为5V，3V，0V，0V。n=580cm2/Vs，其他参数与例4-1相同。 求：① 漏电流iDS。 ② 若漏栅源衬底电位分别为2V，3V，0V，0V，则IDS=？

16. 解：① 由已知得： vGS=3V，vDS=5V，vBS=0V 而由例4-1得Vth=0.439V vDS=5V(vGS-Vth)=3-0.439=2.561(V) 器件工作在饱和区，则： （若不考虑沟道长度调制，IDS=0.629mA）

17. ② 若vGS=3V，vDS=2V，vBS=0V，则 vDS=2V(vGS-Vth)=3-0.439=2.561V 器件工作在非饱和区：

18. 4.1.4 MOSFET小信号参数 （1）跨导gm ——表示交流小信号时vGS对ids的控制能力（vDS恒定） 饱和区： （4-4）

19. 非饱和区：（线性区） （4-5） （2）沟道电导gds ——表示交流小信号时，vDS对ids的控制能力（vGS恒定）。 饱和区： （4-6） =0，则？

20. 非饱和区：（线性区） （4-7） (3) 品质因数0 ——表示开关速度正比于栅压高出阈值电压的程度，可作为频率响应的指标。 （4-8）

21. 其中： （载流子从SD的渡越时间） 高速电路需gm尽可能大。 vGS，或Vth0，有利于电路速度提高。但另一方面： vGS vDS，电路功耗增大。 Vth逻辑摆幅，电路抗干扰能力下降。 应折中考虑。  100晶向的n型反型层（P型衬底）表面电子迁移率大于111晶向的迁移率，大约为111晶向P型反型层中空穴迁移率的3倍。所以，高速nmos电路多选择100晶向P型衬底。

22. 4.5 MOS器件分类与比较 (1) MOS器件分类 MOSFET

23. 图4-3 各类MOSFET符号与特性比较

24. 图4-3 各类MOSFET符号与特性比较

25. 图4-3 各类MOSFET符号与特性比较

26. 图4-3 各类MOSFET符号与特性比较

27. (2) Vth的比较 Vth= MS+2FB    Al栅： E-NMOS 0 + +  D-NMOS 0 + +  E-PMOS 0    D-PMOS 0    N+硅栅：E-NMOS 0 + +  D-NMOS 0 + +  E-PMOS 0    D-PMOS 0     +  +

28. P+硅栅：E-NMOS 0 ++ +  D-NMOS 0 ++ +  E-PMOS 0 +   D-PMOS 0 +    + 在集成电路工艺中，通常需要对阈值电压进行调整，使之满足电路设计的要求，此工序称为“调沟”。即向沟道区进行离子注入（Ion Implantation）,以改变沟道区表面附近载流子浓度，与此相关的项用 表示。一般调沟用浅注入，注入能量在6080KeV左右；若异型注入剂量、能量较大，则可注入到体内，形成埋沟MOS（Buried-Channel MOS）。

29. 单极器件 双极器件 少子器件 多子器件 流控器件 压控器件 4.1.6 MOS器件与双极型晶体管BJT的特性比较 MOSFET—Metal Oxide Semiconductor Field Effect Transistor BJT—Bipolar Junction Transistor 图4-4 双极与MOS器件输出特性曲线

30. 4.2 NMOS逻辑IC 4.2.1 静态MOS反相器分类

31. 图4-5 各类静态MOS反相器

32.  静态MOS电路的特点 （1）可在直流电压下工作。 （2）当完成一个逻辑过程后，只要条件不变，其最终结果可长 时间以一种稳定状态保持下来。 （3）电路的线路形式可与同功能的双极型电路类似。

33. 4.2.2 NMOS反相器 (1) 电阻负载 反相器静态特性通常用电压传输特性（V0Vi）来描述。可由负载的伏安特性、输入管特性及电源电压三要素导出。 由负载特性： （4-9） 则，其负载线方程： 图4-6 电阻负载反相器 （4-10）

34. 可得：  （4-11） 图4-7 负载线方程曲线 图4-8 传输特性曲线

35. 由传输特性曲线（图4-8）可见： （1）VOH=VDD （2）RL，VOL （3）RL，过渡区变窄 要使反相器性能，须有大阻值RL。 

36. (2) 饱和负载反相器（E/E） 由图4-9所示，对于负载管TL： • TL始终处于饱和区，因此称为饱和负载反相器。 1）静态特性： ——包括输出特性、传输特性和直流噪声容限。 • 输出特性 反相器的输出特性考虑两个状态：开态（导通态： Ion、Von）和关态（截止态：Ioff、Voff）。 图4-9 E/E NMOS反相器

37. 开态时，负载管TL： （4-12） 而： 即： （4-13）

38. 可见，要使VOL，须有gmL«gmI，即：(W/L)L«(W/L)I。 其中 （4-14） 而输入管跨导： （4-15） 

39. 关态时，截止电压Voff即输出高电平。忽略Ioff，有：关态时，截止电压Voff即输出高电平。忽略Ioff，有： （4-16） 则，与式4-13联立，得： （4-17） 或 由以上分析可知，反相器导通时，TL、TI都导通，输出低电平VOL，并由两管得跨导之比决定—— 有比电路。 区分有比电路和无比电路的一个简单方法： 如输出低电平时输入管和负载管都导通，为有比电路，反之则为无比电路。

40. 传输特性 根据如前所述方法由电源电压、负载管伏安特性和输入管特性可确定 E/E NMOS反相器传输特性曲线如图 4-9示。 定义： 图4-9 E/E反相器传输特性曲线 （4-18） 则 （4-19） R，VOL，过渡区。

41. ? 直流噪声容限（或指定噪容） 要使反相器抗干扰能力强，就须： ·其逻辑摆幅大VOH，VOL高VDD和I/L1。 ·高增益过渡区，电压放大系数KV输入管跨导gmI。 其中： VIL、VIH分别为输入低电平上限和输入高电平的下限。 VNML、VNMH则为低电平噪容和高电平噪容。 图4-10 直流噪声容限

42. 2）瞬态特性 • 假设： • 不考虑MOS管本身的存贮时间和渡越时间; • 电路输出端的全部电容等效为负载电容; • 输入波形为理想方波. 当VOH/VOL=1520，计算下降时间tf的简化公式为 （4-20） 可见，负载电容CL，tf。即电容存贮的电荷量减小，对于相同的泄放电流所需的放电时间就变短。

43. IL trtf 而上升（充电）时间近似计算公式： （4-21） 从上式可以看出，负载电容CL或L都可使tr。 上升时间tr与下降时间tf之间的比较：

44. 图4-11 考虑了延迟的输出波形 应注意的是，在上升过程中： VO升高，TL衬底偏置效应，VthL，当VOVOH=VDD-VthL，TL处于临界导通状态，导通电阻很大，导电电流很小，上升过程变缓，充电时间曲线拖着一个“长尾”。 改进措施：采用非饱和负载、自举负载。

45. 3）速度功耗乘积  静态功耗——反相器不接负载处于导通状态时的功耗。 （4-22） 平均直流静态功耗： （4-23） 瞬态附加功耗Pt ——反相器做开关器件使用时，在高低电平转换期间对负载电容CL充、放电所消耗的功率。 （4-24）

46. 其中，f为开关频率， （一般trtf）。 而要使MOS电路工作速度，应有tr，即对负载电容充电的电流，则 可以看出，降低功耗与提高速度是矛盾的。因此需要有一个新的指标来综合衡量电路性能—集成电路优值（延时功耗积）

47. 定义平均延迟时间： 得延时功耗乘积： （4-25）

48. （3） 非饱和负载反相器 当反相器截止（输出高电平）时，TL处于充分导通状态，充电电流，tr，有利于提高速度。但需双电源，且功耗大，综合而言，其电路优值改进不大。 充分导通 ——当反相器输出高电平时，虽然VthL随着VO而增大，但VGG较大VGSL较大，即使输出VOH=VDD时仍能保证VGSL>VthL，即TL充分导通，从而饱和负载E/E NMOS反相器上升沿“长尾”现象得到改善。

49. 预充电管 Cb——T2管G、S间的MOS电容 Cs——T2管G、B间寄生电容 +T3管源扩散区势垒电容 （4） 自举负载反相器 图4-12 自举负载反相器 自举（Bootstrapping）过程 ——预充电管T3使T2的VG2(VDD-VT3)，在 VO上升过程中，通过电容Cb的正反馈作用，电荷增量在CS、Cb上形成电荷分配，产生电压增量V，使T2的栅电压随VO的升高而升高“自举”

50. 由于Cb的反馈作用而在T2栅极产生一迭加的增量电压：由于Cb的反馈作用而在T2栅极产生一迭加的增量电压： （称为自举率） （4-26） 在电路设计时，需要设置适当的，即调整CS、Cb的比例，使增量电压V足够大，以确保T2进入非饱和态，即： （4-27） 即 （4-28） 则 （4-29）