الکترونیک دیجیتال مدارات ترکیبی

1. Amirkabir University of TechnologyComputer Engineering & Information Technology Department الکترونیک دیجیتالمدارات ترکیبی دکتر سعید شیری فصل هفتم کتاب Rabaey

2. مقدمه • در مدارات ترتیبی خروجی مدار تابعی از ورودیها و حالت فعلی است که در عناصر حافظه ذخیره شده اند. • برای ساختن حافظه مورد نیاز این مدارات از انواع مختلف فلیپ فلاپ ها استفاده میشود.

3. مقدمه • مداراتی مثل فلیپ فلاپها و لچ ها که دارای دو حالت پایدار هستند BiStable نامیده میشوند. • برای ساختن این مدارات به دو ویژگی نیاز داریم: گین بزرگتر از یک و فیدبک مثبت • ساده ترین مدار ممکن را میتوان با استفاده از دو معکوس کننده ساخت که بصورت ضربدری به هم وصل شده اند. • این مدار دارای دو حالت پایدار استکه تا وقتی که مدار به منبع تغذیه وصل است در یکی از حالات باقی خواهد ماند: • حالت 0: Q=0 , Q’=1 • حالت 1: Q=1 , Q’=0 • این مدار دارای کاربرد مفیدی نیست زیرا راهی برای تعیین خروجی آن نیست.

4. The Bistability Principle • در شکل مقابل VTC دو معکوس کننده رسم شده است. اگر این منحنی ها را با توجه به نحوه وصل شدن ورودی و خروجی معکوس کننده ها به هم رسم کنیم، در منحنی حاصله فقط 3 نقطه کاری وجود خواهند داشت: A,B,C • اما نقطه C یک نقطه پایدار نیست و اگرخروجی در این نقطه قرار گیرد بعلت وجود نویز و گین بزگتر از یک بلافاصله خروجی به یکی از مقادیر A و یا B منتقل خواهد شد. نقاط اخیر پایدار هستند زیرا گین در این نقاط کمتر از یک است.

5. مثال • مقدار حالت پایدار در مدار مقابل چیست؟ • مدار دارای دو حالت پایدار است. برای حالت 0 ترانزیستور MN0 بصورت خطی و MN1 قطع است. بنابراین در اینحالت VQ’= 5 است. برای پیدا کردن VQ جریان با جریان مقاومت بار سمت چپ برابر قرار داده میشود. • بعلت تقارن برای حالت 1 نیز خروجی های مشابهی بدست خواهند آمد.

6. RS Latch • لچ ها مدارات دو حالته ای هستند که دارای ورودی برای تعیین حالت آنها هستند. فرق لچ با فلیپ فلاپ در این است که فلیپ فلاپ دارای کلاک است. • در این مدار دو ترانزیستور برای تغییر وضعیت خروجی اضافه شده اند. ترانزیستور MNIA خروجی را به حالت 0 میبرد. اگر گیت این ترانزیستور به VDD وصل شود ترانزیستور در حالت خطی قرار گرفته و خروجی VQ را صفر نموده و ترانزیستور MNOB خاموش خواهد شد. این امر VQ را صفر کرده و VQ’ را یک خواهد کرد. • از اینرو این ورودی reset نامیده میشود.

7. RS Latch • به روش مشابه اگر VDD به ترانزیستور سمت راست وصل شود VQ یک شده و VQ’ صفر میشود. بنابراین این ورودی set نامیده میشود. • در این مدار نباید به هر دو ورودی یک اعمال کرد زیرا خروجی را نامعین خواهد کرد. • این مدار یک RS Latch و گاها NOR Latch نیز نامیده میشود. • اگر این مدار با گیت های NAND ساخته شود از حالتی که هر دو ورودی 0 شوند باید پرهیز نمود. • در تکنولوژی های TTL, CMOS, BiCMOS مدار NOR ترجیح داده میشود.

8. RS Flip Flop • برای پرهیز از حالت نامعین در لچ ها میتوان از یک کلاک استفاده کرد. • در مدار شامل کلاک ورودی های R,S تا یک شدن کلاک غیرفعال باقی میماند. تا زمانیکه R و S قبل از لبه بالارونده یک شوند و تغییرات آنها بعد از لبه پائین رونده کلاک باشد، زمانبندی دقیق آنها مهم نیست. • با همزمان کردن ورودیها با کلاک میتوان از وضعیت نامعین رها شد.

9. CMOS clocked SR flip-flop • در شکل مقابل نوعی از مدار RS-FF کلاک دار نشان داده شده است که مداری حساس به سطح مثبت کلاک است. • این مدار دارای دو معکوس کننده است که بصورت ضربدری به هم وصل شده اند. علاوه بر آن با استفاده از 4 ترانزیستور دیگر میتوان حالت فلیپ فلاپ را تغییر داد. • ظاهرا تعداد ترانزیستورهای این مدار با تعداد ترانزیستورهای لازم برای ساختن مدار با دو گیت NOR یک RS Latch برابر است اما این صرفه جوئی به قیمت اندازه بزرگ ترانزیستورها تمام شده است. • وقتی که Q=1 بوده و پالسی به R اعمال شود، ترکیب ترانزیستورهای M4,M7,M8 تشکیل یک معکوس کننده را میدهند. برای اینکه Latch بتواند تغییر خروجی بدهد، باید مقدار Q باندازه ای کاهش داده شود که از مقدار آستانه M1-M2 کمتر شود. وقتی این امر اتفاق می افتد، فیدبک مثبت باعث میشود تا حالت فلیپ فلاپ تغییر کند. • برای رسیدن به این امر باید اندازه ترانزیستورهای M5, M6, M7, and M8 بزرگ شوند. • مدار فوق هیچ توان استاتیکی مصرف نمیکند.

10. مثال: Transistor Sizing of Clocked SR Latch • برای اینکه Latch از 0 به 1 تغییر حالت دهد، باید حد پائین معکوس کننده متشکل از (M5-M6)-M2 از آستانه M3-M4 یعنی از VDD/2 کمتر باشد. یک فرض منطقی این است که تا زمانی که VQ’ > VM مقدار VQ صفر فرض شود و گیت M2 را متصل به زمین بدانیم. • با مساوی قرار دادن جریان معکوس کننده ها بازای VQ = VDD / 2 ( با در نظر نگرفتن اثر مدولاسیون کانال) میتوان شرایط مرزی اندازه ترانزیستورها را محاسبه نمود. برای جریان از رابطه اشباع استفاده میشود زیرا: VSET = VDD = 2.5V and VM = 1.25V • فرض میشود که M5,M6 اندازه مساوی داشته باشند و W/L5-6 نسبت موثر ترانزیستورهای سری باشد. تحت این شرایط شبکه pull-down را میتوان مشابه یک ترانزیستور با طول دو برابر در نظر گرفت در نتیجه: • اگر برای حل این معادله از داده های تکنولوژی 0.25 میکرون استفاده شود، خواهیم داشت: • این یعنی اینکه برای هر یک از تک ترانزیستورهای M5,M6 نسبت W/Lباید 4.5 باشد. -

11. مثال: Transistor Sizing of Clocked SR Latch • در شکل زیر مقدار VQ’ بعنوان تابعی از اندازه M5,M6 نشان داده شده است. ملاحظه میشود که بازای W/L بزرگتر از 3 خروجی صفر میشود در حالیکه در محاسبات دستی این مقدار 4.5 بدست آمده بود. دلیل این اختلاف در نظر نگرفتن اثر مدولاسیون کانال و سایر ساده سازی هاست. • در شکل سمت راست نتیجه شبیه سازی انجام شده برای پاسخ گذرای مدار نشان داده شده است. دوباره مشاهده میشود که W/L باید از 3 بزرگتر باشد تا latch تغییر حالت دهد.

12. Propagation delay • وجود فیدبک باعث میشود تا محاسبه دستی مقدار تاخیر انتشار مشکل شود. برای ساده تر کردن مسئله فرض میشود که در مدار فوق Q=0 , Q’=1 باشد. اعمال یک پالس به S باعث میشود تا خروجی تغییر کند. • در فاز اولیه تغییر خروجی Q’ توسط M5,M6 به زمین وصل میشود. از آنجائیکه Q قبل 0 بوده است، M2 روشن و M1 قطع است. از اینرو پاسخ گذرا توسط معکوس کننده شبه NMOS متشکل از (M5-M6) and M2 تعیین میشود. هنگامی که Q’ به آستانه سوئیچ کردن معکوس کننده M3-M4 میرسد، این معکوس کننده واکنش نشان داده و فیدبک مثبت وارد عمل میشود تا M2 را خاموش و M1 را روشن کند. اینکار به صفر کردن Q’ شتاب میدهد. • این بررسی نشان میدهد که تاخیر خروجی Q’ تقریبا برابر با تاخیر معکوس کننده شبه NMOS متشکل از (M5-M6) and M2 میباشد. • برای بدست آوردن تاخیر انتشار Q کافی است که تاخیر معکوس کننده M3-M4 به مقدار قبل اضافه شود.

13. Propagation Delay of Static SR Flip-Flop • مثال) با استفاده از شبیه ساز تاخیر انتشار مدار قبلی بدست آمده و در شکل زیر رسم شده است. اندزه ترانزیستور ها مطابق مثال قبلی تعیین شده است. بار خروجی Latch نیز معادل یک معکوس کننده در نظر گرفته شده است. • فلیپ فلاپ ابتدا ری ست بوده و یک پالس به S اعمال میشود. این امر ابتدا باعث میشود تا خروجی Q’ دشارژ شود در حالیکه Q همچنان صفر است. هنگامی که ولتاژ آستانه M3-M4 فراهم میشود، خروجی Q شروع به افزایش میکند. تاخیر این انتشار تنها بر عهده معکوس کننده میباشد. • بر اساس شبیه سازی مقدار تاخیر انتشار برابر است با

14. Multiplexer-Based Latches • Latch ها به روش های متفاوتی ساخته میشوند. یک روش متداول استفاده از مالتی پلسکر ساخته شده از گیت های انتقال است. • این مدار مشابه یک RS Latch معمولی کار میکند با این تفاوت که اندازه ترانزیستورها تاثیری در عملکرد مدار ندارد و فقط کارائی آنرا متاثر میسازد. • در شکل مقابل هنگامی که کلاک 1 است ورودی D انتخاب شده و به خروجی منتقل میشود. هنگامی که کلاک صفر میگردد خروجی توسط فیدبک موجود در همان وضعیت نگهداری میشود. • وقتی که کلا ک 1 است، حلقه فیدبک قطع است و لذا برای تغییر خروجی نیازی به غلبه بر آن نیست. از اینرو مسئله تغییر مقیاس ترانزیستورها نیز وجود نخواهد داشت. • یکی از ایرادات این مدار این است که کلاک به 4 ترانزیستور اعمال میشود در حالی که در حالت ایده آل باید به یک ترانزیستور اعمال شود. برای رفع این مشکل میتوان از مداری با ترانزیستور عبور استفاده نمود. اگر چه این مدار ساده به نظر میرسد ولی خود دارای این مشکل است که خروجی نمیتواند بیتشر از VDD-VTn شود. علاوه بر آن این مدار توان استاتیک هم مصرف خواهد نمود.

15. JK Flip Flop • در مدار JK Flip Flop سعی میشود تا با برقرای یک فید بک بر مشکل حالات نامعین غلبه شود. • در این مدار وقتی (CLK,Q’)=(1,1) باشد J فعال میشود. • در این مدار وقتی (CLK,Q’)=(1,1) باشد K فعال میشود. • اگر (J,K)=(1,1) شود مقدار خروجی با هر پالس کلاک عوض خواهد شد. اما طول کلاک باید محدود باشد تا امکان عمل نامشخص وجود نداشته باشد.

16. JK Flip Flop • در شکل زیر به هر دو ورودی 1 اعمال شده است. مشاهده میشود که بعد از 2tp خروجی تغییر میکند. لذا حداقل طول کلاک باید 2tp باشد. اما اگر طول کلاک باندازه 4tp طول بکشد، هر دو خروجی مجددا عوض خواهند شد. که این امر مطلوب نیست زیرا خروجی نهائی به طول کلاک بستگی خواهد داشت. در نتیجه برای عملکرد مطلوب JKFF باید طول کلاک در این محدوده باشد. • از آنجائیکه محدودیت طول کلاک مشکلات عملی دارد برای رفع آن از طراحی master slave استفاده میشود.

17. Master–slave JK flip-flop • طراحی Master-Slave با استفاده از دو JKFF ساخته میشود. فلیپ فلاپ اصلی (سمت چپ) فقط وقتی فعال است که کلاک یک باشد. فلیپ فلاپ سمت چپ ( اسلیو) وقتی فعال است که کلاک صفر باشد. • وقتی که کلاک یک میشود، با توجه به مقدار J,K و خروجی اسلیو مقدار خروجی ماستر تعیین میشود. وقتی که کلاک صفر میشود، مقدار اسلیو بر اساس خروجی ماستر تعیین میگردد. در نتیجه وجود فیدبک بین خروجی اسلیو و ورودی ماستر حتی در کلاک های طولانی تر نیز نوسان خروجی بوجود نخواهد آمد.

18. Edge-triggered JK flip-flop • فلیپ فلاپ حساس به لبه از تفاوت تاخیر انتشار بین مسیرهای مختلف مدار استفاده میکند. با انتقال از 1 به 0 کلاک سیگنال CLK’ بعد از تاخیر انتشار گیت 3 یک خواهد شد. اما S’ و R’ فقط باندازه 2 تاخیر انتشار فعال باقی می مانند. از اینرو این سه سیگنال فقط برای مدت زیر بطور همزمان فعال خواهند بود. • بعلت اینکه فلیپ فیلپ فقط برای مدت کوتاهی بعد از لبه 1 به 0 کلاک فعال است، به این مدار حساس به لبه میگویند. • میتوان مدار حساس به لبه بالارونده هم ساخت. در عمل ایده مدار حساس به لبه و master-slave با هم ترکیب میشوند.

19. Master-slave positive edge-triggered register • در مدار زیر مالتی پلکسر با استفاده از گیت انتقال ساخته شده است. وقتی که کلاک صفر است، T1 روشن شده و T2 خاموش است. لذا ورودی D میتواند به QM برسد. در این زمان T3 قطع و T4 روشن است در نتیجه معکوس کننده ضربدری I5,I6 خروجی را در وضعیت پایدار نگه میدارد. وقتی که کلاک 1 میشود، قسمت Master از ورودی جدا شده و نمونه برداری آنرا انجام نمیدهد. در عوض با روشن شدن T2 و خاموش شدن T1 معکوس کننده ضربدری I2,I3 مقدار QM را در خود ذخیره میکند. همچنین با روشن شدن T3 و خاموش شدن T4 مقدار QM در خروجی کپی میشود.

20. Dynamic Transmission-Gate Edge-triggered Registers • در شکل زیر یک رجیستر حساس به لبه که با مفهوم Master-Slave اما بصورت پویا عمل میکند نشان داده شده است. • وقتی که CLK=0 است، ورودی نمونه برداری شده و در گره 1 یعنی خازن ورودی گیت I1 ذخیره میشود. در این مدت گره 2 در شرایط امپدانس بالا قرار دارد. • در لبه مثبت کلاک، گیت انتقال T2 روشن شده و مقدار ذخیره شده در گره 1 به خروجی Q منتقل میشود. در این حالت گیت T1 قطع میشود و در نتیجه مقدار گره 1 برابر آخرین مقداری خواهد بود که در انتهای صفر بودن کلاک در آن نوشته شده است. • این نحوه پیاده سازی بسیار کاراست زیرا فقط به 8 ترانزیستور نیاز دارد.

21. Schmitt Triggers • مدارات اشمیت تریگر مدارات دو حالته ای هستند که دارای هیسترزیس هستند. یعنی مقدار VIL ,VIH به مقدار خروجی بستگی دارند. این خاصیت در مصارف شکل دهی به سیگنال کاربرد دارد. علاوه بر آن این مدارات بخوبی قادر به حذف نویز هستند. • مدارات اشمیت تریگر هم با ترانزیستورهای دو قطبی و هم با ترانزیستورهای CMOS ساخته میشوند. هر دو حالت نیازمند بهره بزرگتر از یک و فیدبک مثبت هستند. • در یک مدار با هیسترزیس بازای ورودی 0 خروجی VOH است. اگر ورودی افزایش یابد، مقدار خروجی در VU تغییر حالت خواهد داد و در حالت صفر دارای مقدار VOL خواهد شد. در این حالت اگر ورودی مجددا از 1 به 0 تغییر کند، خروجی در ولتاژ پائین تری تغییر حالت خواهد داد که ولتاژ تریپ نامیده میشود (VL).

22. Schmitt Triggers • اختلاف بین ولتاژ های تریپ ولتاژ هیسترزیس نامیده میشود. • مدارات اشمیت تریگر با یک علامت خاص نمایش داده میشوند. • مقدار حاشیه امنیت نویز این مدارات بیشتر از مدارات معمولی است و میتواند از ولتاژ منبع تغذیه هم بیشتر شود. مقدار حاشیه نویز برای این مدارات عبارت است از: • مجموع این مقادیر برابر اس با: • برای مداری که بصورت rail-to-rail عمل میکند خواهمیداشت:

23. Schmitt Triggers • مدارات اشمیت تریگر نسبت به سیگنالهای نویزی که به آهستگی تغییر میکنند نیز عملکرد بهتری دارند. در شکل زیر عمکلرد یک گیت معمولی و یک گیت اشمیت تریگر مقایسه شده اند. • مدارات اشمیت تریگر قادرند تا سیگنالهای آهسته را تیز کنند.

24. CMOS Schmitt Trigger • در مدار زیر ترانزیستورهای MPF و MNF فیدبک لازم برای اثر هیسترزیس را بوجود می آورند. • منحنی مشخصه این مدار در شکل زیر نشان داده شده است. • بازای VIN=0 ترانزیستورهای MNO,MNI و همچنین MPF ,MNF قطع بوده و MPO,MPI در ناحیه خطی هستند. لذا:

25. CMOS Schmitt Trigger • اگر ورودی بیشتر از VT گردد، MNI,MNF به اشباع میروند. این ترانزیستورها با هم و در کنار یک ترانزیستور pull-up بصورت معکوس کننده عمل میکنند. • تا زمانیکه MNO قطع باقی بماند، جریان درین MNI,MNF برابر خواهد بود با: • با حل این معادله مقدار ولتاژ VGS ترانزیستور فیدبک برابر خواهد بود با:

26. CMOS Schmitt Trigger • بنابر این ولتاژ VDS ترانزیستور MNI برابر خواهد بود با: • ولتاژ تریپ بالائی ولتاژی است که باعث میشود تا MNO روشن شود. مقدار آن برابر است با: • با حل این معادله خواهیم داشت: • برای تعیین ولتاژ تریپ پائینی فرض کنید که ولتاژ ورودی از VDD کاهش داده شود. وقتی که VIN=VDD است ترانزیستورهای MPO,MPI,MPF,MNF قطع و MNO,MNI خطی هستند. لذا: VOL=0 • اگر VIN از مقدار VDD-VT کمتر شود، MPI,MPF اشباع خواهند شد. این دو ترانزیستور با هم و در کنارترانزیستور pull-up بصورت یک معکوس کننده عمل میکنند. • تا زمانیکه MPO قطع است جریان درین MPI,MPF را میتوان مساوی در نظر گرفت: • با حل این معادله داریم:

27. CMOS Schmitt Trigger • بنابراین ولتاژ سورس MPO نسبت به زمین برابر است با: • ولتاژ تریپ پائینی مقدار ولتاژ ورودی است که باعث میشود تا MPO روشن شود. بعبارت دیگر در ولتاژ تریپ پائینی داریم: • با حل این معادله ولتاژ تریپ پائینی بصوت زیر خواهد بود:

28. Timing Metrics for Sequential Circuits • سه زمان مهم در رابطه با یک رجیستر مطرح میشود: • set-up time (tsu) زمانی است که داده معتبر باید قبل از تغییر از 0 به 1کلاک در ورودی D آماده باشد. • hold time (thold) زمانی است که داده باید بعد از رخ دادن لبه کلاک معتبر باقی بماند. • اگر داده از دو زمان فوق پیروی کند propagation delay (t tc-q) زمانی است که طول میکشد داده D به خروجی Q منتقل شود. • اگر در بیشترین تاخیر انتشار مدارات ترکیب tplogic باشد آنگاه طول کلاک باید از رابطه زیر تبعیت کند: • زمان thold محدودیت دیگری را اعمل میکند: • در مدارات امروزی عمق مدار مربوط به منطق کوتاه است در نتیجه باید مدارات رجیستری حتی الامکان سریعتر ساخته شوند.

30. The C2MOS Register