X 線・ガンマ線観測のための半導体検出器用アナログ ASIC の低雑音化

X線・ガンマ線観測のための半導体検出器用アナログASICの低雑音化X線・ガンマ線観測のための半導体検出器用アナログASICの低雑音化東京大学理学系研究科物理学専攻 ISAS/JAXA 田村　健一蛭田達朗、高橋忠幸（東大理、ISAS/JAXA）池田博一、高島健、中澤知洋（ISAS/JAXA）ＮＡＳＡ

はじめに 我々はこれまで色々なアナログASICを使って半導体イメージャを開発し、具体的に各アーキテクチャの持つ利点と問題点を知った。利点を残しつつ、問題点は解決しなければならない。解決するために、ASIC上でのアナログ回路技術を研究する必要がある。また、作ってみなければ分からない点が多い。 [1] ・設計通りに動くとは限らない・プロセスの違いに大きく依存する・シミュレーションで正確な雑音レベルを予想するのは難しい・アナログASICの最高性能を引き出すフロントエンドの設計が難しい [1]午前中、大貫講演

試作アナログASIC「K02」 P/H 2pF 2pF CSA Vth =高抵抗回路コンパレータピークホールド回路回路コンポーネント増幅器ピークホールド回路・CSA用・オペアンプコンパレータ回路バイアス回路高抵抗回路検証項目：各回路コンポーネントの基本動作　　　　　　　アナログ性能

各コンポーネントに正確なバイアス電流を供給することが重要各コンポーネントに正確なバイアス電流を供給することが重要「バイアス回路」製造工程上でFETの大きさがばらつく影響を最小限に参照電流基準電位ばらつきの影響安定動作使える領域参照電流（uA）複数の回路コンポーネントのバイアス電流を同時に正確に調整

抵抗値 600 MΩ 8 MΩ 120 kΩ 周波数（Hz） 1MΩ～1GΩの抵抗値が必要「高抵抗回路」短絡して使用（Ω） R = （Vin2 – Vin1) / Iout 幅広い抵抗値を正確に調整

高抵抗回路の動作電圧 アナログ回路のリニアリティとダイナミックレンジの確保

アナログ回路を構成してシミュレーション ポールゼロキャンセル回路 R1=R2, R3=R4を保つことが必要時定数を変えてもポールゼロキャンセルが維持抵抗値が正確に調整できている

実際に製作したチップで動作確認 実測シミュレーション P/H Vth 減衰時間＝15us ピーキングタイム＝2.1us リニアリティ、動作範囲　　⇒シミュレーション通り

ノイズレベルの実測 テストパルス容量 vs ノイズレベル ※配線の容量はゼロとしてプロットノイズレベル CIN 65 e/pF コンデンサーを挿入（e-） 50 e/pF 実測値 317 e- @ 0pF SPICEシミュレーションの結果シミュレーションより悪い 87 e- @ 0pF 入力容量 CIN（pF）実測値の容量勾配はシミュレーションより30％も大きい入力容量に依存したノイズがのっている ⇒ CSAに原因？

ノイズ源の考察　原因の究明 ノイズ源を追っていくと CINに依存するノイズ源 ⇒ CINに接続している初段FETが怪しい CIN 仮定マイナス電源（VSS）が揺れると ⇒ 初段FETのドレイン電流が揺れる ⇒ 初段FETのゲート電圧が揺れる ⇒　入力電荷の揺れ初段FET VSS

シミュレーションで定量的に評価 VSS 0.1 mV 整形回路出力 5 mV （40e相当）－1.3V（VSS）の揺れ　 0.1mV p-p @100 kHzで約 40e- 悪化電源の揺れを下げる対策へ

フロントエンド基板の設計 ・電源ラインのインピーダンスを徹底して下げる・４層にして、グラウンドで各信号ラインを挟み込む　（外部からの放射ノイズの低減、寄生容量による電源の揺れの低減） 12 cm

CSA回路内部にRCフィルターを追加 電源（VSS）の揺れに対する感度のシミュレーション結果電圧感度（ｄB） 1/10 の電圧感度へ周波数（Hz）現在開発中のアナログASICから採用

まとめ ・ASICのアナログ回路技術を研究・試作チップ「K02」を設計・製作・徹底したシミュレーション・実際に製作したチップがシミュレーション通りに動作するか検証・雑音レベルはシミュレーションの 87e に対して実測 317e ・主要因である電源の揺れを抑える対策

現在開発中のアナログASIC CdTeイメージャ用ASIC （評価準備中） 200um角、32X32ch、152uW / ch、 TSMC 0.25um CMOSプロセス 60 mm バンプパッド 8.0 mm メモ・・・ K02-64P/N K02-32LG P/N K02-32SA H02 200mm 実際の写真アナログ回路デジタル回路 1ch分のレイアウト図

その他のアプリケーションへの応用 64ch アナログASICの技術をベースに荷電粒子検出器用 ASIC ・入力容量（100pF~1000pF）のSiストリップ検出器から読み出し 6mm ・10 MeV ～ 200 MeV の荷電粒子（宇宙線）・32ch、1.5mW / ch、TSMC 0.35um CMOSプロセス 5mm 高速イメージャ用 ASIC ・12bit カウンタを 1ch ごとに搭載・カウンタ回路を中心にデジタル回路の開発・実証・16×16 ch、250uW / ch、ローム 0.35um CMOS プロセス 9.8 mm 9.8 mm マルチアノード光電子増倍管用 ASIC ・チャージアンプを外し、ゲインアンプのアレイに・応用用途が広い・32ch 、1.4mW / ch、TSMC 0.35um CMOS プロセス 6mm 5mm

アナログ性能 133Ba のスペクトル 1ch を CdTeダイオードに接続・セルフトリガー・20℃、400V （2mm角、0.5mm厚）ラインガンマ線のスペクトル取得に成功 5.4 keV [FWHM] 飽和 0keV 40keV 80keV 65 e/pF K.Tamura et.al IEEE 2005 TNS ノイズレベル実測値 50 e/pF 実測値がシミュレーションより悪い SPICEシミュレーションの結果 317e @ 0pF (e) 容量特性を測定容量勾配に注目して原因の解明へ入力容量 CIN（pF）

Ballistic Deficit Threshold Time Walk TOT 世界のアナログASICを開発する機関と共同研究 Caltech VLSI VA32TA LBL VLSI IDEAS社 ΔE = 1.3 keV (FWHM) ΔE = 0.86 keV (FWHM) 世界トップのアナログASICたち

CdTeダイオードを接続して確認 1ch を CdTeダイオードに接続（2mm角、0.5mm厚） 133Ba のスペクトル・セルフトリガー・20℃、400V 5.4 keV [FWHM] 飽和 0keV 40keV 80keV K.Tamura et.al IEEE 2005 TNS ラインガンマ線のスペクトル取得

独自のアナログVLSI開発 目的　アナログVLSIのテクノロジーを自ら持つ・回路内部を理解 ⇒ ブラックボックスにならない・自分達の要求に合ったアナログVLSIを自在に開発できる

P/H 2pF 2pF CSA Vth =高抵抗回路コンパレータ 64ch アナログASICの回路構成ピークホールド回路 1chの回路・TSMC 0.35um CMOS プロセス・電源電圧 + 2.0 V / －1.3V ・消費電力 108 mW (1.5 mW / ch) ・雑音レベル（シミュレーション） 87 e @ 0pF ・整形時定数 0.5us ～ 1.9 us 10mm 5mm

実際の性能 1ch を CdTeダイオードに接続（2mm角、0.5mm厚） 133Ba のスペクトル・セルフトリガー・20℃、400V 5.4 keV [FWHM] 飽和 0keV 40keV 80keV K.Tamura et.al IEEE 2005 TNS ラインガンマ線のスペクトル取得に成功

ノイズレベルの評価 容量 vs ノイズレベルコンデンサーを挿入 ※配線の容量はゼロとしてプロットノイズレベル CIN 65 e/pF ＣＳＡ（e-） 50 e/pF 実測値 317 e- @ 0pF SPICEシミュレーションの結果シミュレーションより悪い 91 e- @ 0pF 入力容量 CIN（pF）実測値の容量勾配はシミュレーションより30％も大きい入力容量に依存したノイズがのっている ⇒ CSAに原因？

低雑音化への対策（１） 入力容量に依存する雑音 ⇒チャージアンプに原因と考察 CIN 初段FET VSS RC フィルターを追加（雑音悪化を10分の1以下に）－1.3V（VSS）の揺れ　 0.1mV p-p @100 kHzで約 40e- 悪化

低雑音化への対策（２） 抵抗＝ノイズ源リセット信号フィードバック抵抗で減衰スイッチで減衰ノイズ ∝ 「温度」×「整形時定数」 / 抵抗値メリット：約 10e 減フィードバック抵抗部の雑音がなくなるデメリット：リセット信号によるデジタル雑音が生じる可能性

まとめ ・アナログASICが次世代検出器の実現の鍵・低雑音の回路を研究するために64chアナログASICを開発・評価・現在の雑音レベル= 317e @ 0pF ・雑音源を解明し、アナログ回路の改良案を考案・他のアプリケーションに対応したASICを開発

現在開発中のアナログASIC 1ch分の回路（２）CdTe用低雑音追求のためのASIC （評価中）・64ch １次元アレイ、1.5mW / ch 10mm ・電子 / ホール読み出しの２種類のチップ 5mm （３）荷電粒子検出器（Si ストリップ）用 ASIC （評価準備中）・32ch １次元アレイ、1.5mW / ch 100 pF ～ 1000 pF の入力容量 1×107個の入力キャリア 6mm に対応・・電子 / ホール読み出しの２種類のチップ（４）マルチアノード光電子増倍管用　（評価中） 6mm チャージアンプをバッファに置き換え ※いずれもTSMC 0.35um CMOS プロセス

入力容量「大」の検出器へ対応 （100pF, 1000pF）例: 大面積のSi半導体による荷電粒子センサー etc ΔE 2％ 0％ 1000pF 入力容量

対策後の効果 電源（VSS）の揺れからの影響のシミュレーション結果電圧感度（ｄB） 1/10 の電圧感度へ周波数（Hz）電源ラインの揺れの影響を無視できる現在開発中のアナログ回路からこの回路を導入

アナログASIC = 次世代のX線・ガンマ線観測の「鍵」 (大規模集積回路) MAPMT CdTeイメージャ Siストリップ（マルチアノード光電子増倍管）浜松の写真浜松ホトニクスチャンネル数が従来の10～1000倍・コンパクトに・現実的な消費電力に抑えるためにアナログASICが必要不可欠

重要な研究項目「低雑音化」 硬X線イメージャ目標 CdTeのピクセル型半導体（テルル化カドミウム）エネルギー分解能＜1keV（FWHM）雑音レベル＜100e-（RMS）２次元アナログASIC 低雑音のアナログ回路を研究するため 64chアナログASICを開発・ノイズ評価

X 線・ガンマ線観測のための半導体検出器用アナログ ASIC の低雑音化