שאלה 9 – בקר ומסלול-נתונים נתונה המערכת הבאה של בקר ומסלול נתונים.

1. Start LDA LDB EQ EQ LDA LDB END שאלה 9 – בקר ומסלול-נתונים נתונה המערכת הבאה של בקר ומסלול נתונים. כל הקווים העבים בשרטוט ה DP הם ברוחב n. ה ADDER מחבר מודולו n2. COMPARE הוא רכיב צירופי המשדר 1 על EQ אםם שני הקלטים שלו שווים. נתון שבמצב התחלתי A=1 ו B=2. מה יהיה ערכו של A כאשר המערכת תגיע למצב END ? http://webcourse.cs.technion.ac.il/234262/Spring2009/ho/WCFiles/tutorial%204%20-%20question9_run.doc S1 LDB LDA A B S2 ADDER EQ COMPARE S3 S4 A+B S5

2. Start LDA LDB EQ EQ LDA LDB END אות הסטטוס S1 S2 LDA A B LDB S3 EQ ADDER S4 COMPARE A+B S5

3. Start LDA LDB EQ EQ LDA LDB END אות הסטטוס S1 S2 EQ תלוי בערכי A ו-B של המחזור הקודם EQ תלוי בערכי A ו-B של המחזור הקודם LDA A B LDB S3 EQ ADDER S4 COMPARE A+B S5

4. Start LDA LDB EQ EQ LDA LDB END כל הקווים העבים בשרטוט ה DP הם ברוחב n. ה ADDER מחבר מודולו n2. COMPARE הוא רכיב צירופי המשדר 1 על EQ אםם שני הקלטים שלו שווים. נתון שבמצב התחלתי A=1 ו B=2. מה יהיה ערכו של A כאשר המערכת תגיע למצב END ? S1 Aprev = __ Bprev= __ S2 LDB LDA A B EQ = (Aprev == Bprev) EQ = (Aprev == Bprev) ADDER EQ COMPARE S3 A+B S4 S5

5. Start LDA LDB EQ EQ LDA LDB END http://webcourse.cs.technion.ac.il/234262/Spring2009/ho/WCFiles/tutorial%204%20-%20question9_run.doc כל הקווים העבים בשרטוט ה DP הם ברוחב n. ה ADDER מחבר מודולו n2. COMP הוא רכיב צירופי המשדר 1 על EQ אםם שני הקלטים שלו שווים. נתון שבמצב התחלתי A=1 ו B=2. מה יהיה ערכו של A כאשר המערכת תגיע למצב END ? S1 S2 LDB LDA A B S3 S4 ADDER EQ COMPARE S5 A+B

9. Latency = _________ Tcycle = _________ Throughput = _________

10. קטע אטומי Latency ≥ Tcycle * Ncycles= Tcycle * Nregs Tcycle ≤ = Tpd(A) + Tpd(Register) Throughput ≤

15. מהו אופן הפעולה כאן? • מהי השפעת העובדה שהבורר אינו אדיש?

16. חיבור במקביל טהור 1 2 3 Latency = Throughputgen = Tcycle =

17. חיבור במקביל טהור 1 2 3 Latency ≥ depends on our design of the controller and Tmax Throughputgen ≤ ∑ {Throughput in each parallel chain} Tmax = GCD{ in each section and } i.e: N gen max כולל גם Throughputgen

19. Latency ≥ Tcycle * Ncycles= Tcycle * Nregs= 5ns * 2 = 10ns Tcycle ≤ = Tpd(A) + Tpd(Register) = 5 ns Throughput ≤ = 1/5

20. פיתרון פרימיטיבי

21. מכניסים רגיסטר

22. חיבור בטור Latency = Tcycle = Throughput =

23. חיבור בטור צוור בקבוק Latency = Tcycle = Throughput =

24. חיבור בטור צוור בקבוק Latency ≥ Tmax * Ncycles Tmax = Throughput ≤ min{Throughput in each section }

25. חיבור במקביל טהור להזכירכם: 1 2 3 Latency ≥ depends on our design of the controller and Tmax Throughputgen ≤ ∑ {Throughput in each parallel chain} Tmax = GCD{ in each section and } i.e: N gen max כולל גם Throughputgen

27. מהו אופן הפעולה כאן? • איך אדישות הבורר באה לידי ביטוי? • מהי ספיקת המערכת שבניתם? • מהו זמן המחזור המקסימלי המאפשר ספיקה מקסימלית? • מהי השהיית המערכת שבניתם? Latency = Throughputgen = Tcycle =

28. Latency ≥ Ncycles * Tmax= 14 ns Throughputgen ≤ Tmax = GCD {3, 6, 2} (i.e. Tmax must divide each of {3, 6, 2}) = 1ns

29. משווים את ה-Latency משווים את ה- Latency Latency ≥ Ncycles * Tmax= 14 ns Throughputgen ≤ Tmax = GCD {3, 6, 2} (i.e. Tmax must divide each of {3, 6, 2}) = 1ns

30. Latency = Ncycles * Tmax= 14 ns Throughputgen = Tmax = GCD {3, 6, 2} (i.e. Tmax must divide each of {3, 6, 2}) = 1ns • נשאר לבנות את FSM הבקר Nstates = __________

31. Latency = Ncycles * Tmax= 14 ns Throughputgen= Tmax = GCD {3, 6, 2} (i.e. Tmax must divide each of {3, 6, 2}) = 1ns Nstates = (LCM{ in each path and }) / Tmax gen כפולה משותפת מינימלית דהיינו: N states כולל גם Throughputgen

32. LCM = כפולה משותפת מינימלית Nstates = = LCM {6, 2, 3} / 1 = = 6 / 1 = 6

33. LCM = כפולה משותפת מינימלית Throughputgen = חישוב 1 ל-2ns

34. ld0 ld0 ld0

35. ld0 ld0 ld5 ld6 ld0

36. ld0 ld0 ld5 ld6 sel=1 ld7 ld0

37. ld0 sel=0 ld7 ld0 ld5 ld6 sel=1 ld7 sel=0 ld7 ld0

38. ld0 sel=0 ld7 ld0 ld1 ld2 ld3 ld4 sel=0 ld7 ld5 ld6 sel=1 ld7 ld0

39. ld0 ld0 sel=0 ld7 ld1 ld2 ld3 ld4 ld1 ld2 ld3 ld4 sel=0 ld7 ld5 ld6 sel=1 ld7 ld0