Phase II: Prospective Tile

1. Phase II: Prospective Tile LPNHE, 14 octobre 2013 François Vazeille ●Le point sur les 4 R&D en cours au LPC ●Conclusion et prospective Réunion importante "Tilecal upgrade" à Stockholm en Juin 2013 1

2. Le point sur les 4 R&D en cours au LPC HT D Bloc PMT Mini- Tiroir Mixer PMT VFE Mother Board 2 Outillage Tiroir Daugther Board 1. Pont Diviseur "actif"  2. Option2 du Very Front End: version ASIC IBM 130 nm Electronique USA 15 Mother Board 2 3. Haute Tension version non embarquée (dans USA15) 4. Outillage de mise en place des Mini-Tiroirs 2

3. Ponts Diviseurs actifs ● Cahier des charges ● Comparaison systématique de 20 ponts actifs/passifs/PMTs Passive Active Transistors + Diodes sur les 3 derniers étages 3

4. Non-linéarités en % (valeurs moyennes sur 20 bases) • Les Ponts Passifs actuels ne suivent plus les spécifications pour sATLAS. • Les Ponts Actifs conviennent avec une grande marge de sécurité. • Les résultats sont en parfait accord avec les simulations (non montré ici). • Décision de produire 350 Ponts Actifs … pour ATLAS 2015 (Cracks et MBTS). • Certifications (Banc Test rénové) puis livraisons depuis juillet pour installation. ● Tests de radiation - Application stricte des règles ATLAS transférées sur sATLAS ( 3000 fb-1 ) avec tous les facteurs de sécurité et au moins 20 bases testées. Remarque: ces valeurs pourraient être abaissées  comparaisons mesures ATLAS/simulations 4

5. Tests préliminaires aux Gammas sur 4 Ponts à Argonne  OK. • Tests complets (Règles ATLAS) en cours par LPC Diodes 3 derniers étages Transistors Avec électronique associée pour suivi total on-line. PCB irradié • Tests aux neutrons: 9-10 septembre sur réacteur PROSPERO à Valduc (CEA) •  Effets réels des neutrons: pertes de gain des transistors. •  Analyses en cours, • mais effets sur non-linéarités toujours < Ponts Passifs (insensibles radiations) •  Simulations, avant tests Ponts irradiés … pas encore retournés par Valduc. •  Attente de nouvelles règles ATLAS. - Banc Test confié prochainement à Argonne pour tests Gammas équivalents. ● R&D bientôt achevée avec rédaction de 2 Tilecal Notes (Comparaisons, radiations). 5

6. Very Front End (ASIC) et Mother Board 2 • Démonstrateur option 2 • un seul lien à l’électronique Back End, • avec le maximum de fonctionnalités • dans un custom-made ASIC IBM CMOS 130 nm. • - Convoyeurs de courant. • - ADCs. • - Intégrateur Digital pour calibration Cs. • - Partie de calibration CIS (DAC en dehors). • FATALIC: rien de nouveau depuis dernière réunion • - Convoyeur de courant 3-gains + étages shaping. • - Testés au LPC, puis au CERN. • FATALIC 1 (Juin 2010) • FATALIC 2 (Déc. 2010) Tests au CERN (LED, Cosmiques) • FATALIC 3 (Nov. 2011) Tests au CERN (Int. digitale) 6

7. ●TACTIC: ADC 12 bits ◊ Architecture - Pipeline ”Classique”. - Résolution 12 bits. - 2 bits/étage. - 40 Msamples/seconde. - Technologie IBM 130 nm. - Soumis en aout 2012, TACTIC 1 (1.8 x 1.8 mm2) reçu en février 2013. 7

8. ◊ Simulations - ENOB de 10,81 bits @ 40 MS/s. - Consommation : 112 mW. Banc Test ◊ Tests statiques et dynamiques - Résultats très dépendants de la qualité du signal en entrée.  Travail sur le banc test  précision souhaitée. ◊ Premiers tests basiques  chip vivant ? ADC output to a 10kHz sinwave @ 40 MS/s •  L’ADC marche, • Bcp de parasites dus à l’environnement. 8

9. ◊ Tests plus complets - Bruit intrinsèque Bruit mesuré de 0.83 LSB 9

10. - Non-linéarité intégrale (INL) • ▪ Importante: la même sur tout les chips. •  Les gains à chaque étage ne sont pas à 2 comme prévu. • Explication: - Déséquilibre dans la répartition des "éléments capacitifs • parasitifs" sur les éléments de contre-réaction du gain •  perte de gain. • - Simulations  les masses de comblement additionnelles sont à • l’origine de ce déséquilibre. ▪ Corrections software prenant en compte valeurs observées des gains  Correction de toute la NL.  ADC ENOB ~ 11 bits. • Layout en cours de modification. • Fonderie dès que possible ( 10K€ pour 2013 provisionnés). 10

11. ◊ Prochaines étapes - Fonderie TACTIC2 < Fin 2013. - Collaboration avec IPHC Strasbourg pour la carte 3in1 avec FATALIC3 + TACTIC2 "bondé" directement sur le PCB. - Fonderie FATALIC4: fin 2014. ◊ Travaux en parallèle  Design final carte 3in1 (avec DAC) et Mother Board 2.  Amélioration de l’intégration digitale au niveau du bruit: bruits différents au LPC et au CERN: POURQUOI ?  nouveaux tests au CERN requis.  Décisions sur le "peaking time"  et sur le "shaping" (actuellement non symétrique)  simulations en cours, pouvant aller jusqu’à "l’optimal filtering." 11

12. Hautes Tensions ● Deux options en compétition pour l’upgrade ◊ HT embarquées: régulations PMT dans les Tiroirs - Solution ATLAS conçue par le LPC: reprise par Argonne et Lisbonne pour l’upgrade, mais pas par le LPC "même si c’est une solution extraordinaire"  et malgré les sollicitations Tilecal,  Radiations au HL-LHC.  Le coût.  La non motivation des ingénieurs (et physiciens) du LPC.  Le LPC joue un rôle d’expert, mais ne contribue pas. ◊ HT non embarquées: Régulation dans USA15  Reprise des cartes actuelles.  Distribution par câbles.  Performances à démontrer par le LPC. 12

13. ● Le point au LPC Chassis Regulation Sources HT/BT DCS Opérationnel Cables multiconducteurs • 1m. • 4 x 20 m long (Bât. 175) • 100 m (ATLAS)  Problèmes de bruits à résoudre (BT ?) 13

14. Mécanique: Mini-Tiroirs et outillages Tests at 45° • Validation du concept des Mini-Tiroirs •  Test au CERN, • pour différentes positions (0°, 45°, 90°) • en accord avec calculs théoriques. • Décision à Stockholm de retenir ce concept. • Etudes ultérieures et réalisations confiées à • Barcelone et Bucarest. 14

15. Outillages: • Validation du concept de Slider et de Paniers •  Tests au CERN, • avec modules 3 Tilecal à 90° • et un Module à différents angles. 15

16. 95 cm Possibilité de manutention dans un espace restreint • Suite des travaux sur l’outillage: • - Version 3 du Slider. • - Version 2 du Panier.  prêtes à être testées au CERN. 16

17. Conclusion et prospective L’activité LPC sur VFE/FE sera en 2014 l’activité majeure. 17