科目 ： 邏輯設計 學分 / 時數 ： 3/3 修業年級 ： 四技三年級下學期 投影片作者：秦立原

1. 科目：邏輯設計學分/時數：3/3修業年級：四技三年級下學期投影片作者：秦立原科目：邏輯設計學分/時數：3/3修業年級：四技三年級下學期投影片作者：秦立原

2. 基本的問題 • 何謂邏輯？ 邏輯一詞來自英文logic之直譯，其意為推理之法則， 我們常聽說某人說話不合邏輯，即指其前言不對後語，不合推理法則。例如：張三說：我是學生，所以我不必上 課。我們就可以說他講話不合邏輯了。 • 推理法則是如何產生的？ 推理法則必須符合人類共同的認知標準與思維模式，若無人類共同的認知標準與思維模式可循，則可由敍述者自行定義。 前例中張三所言，即與人類人類共同的認知標準相矛盾。因為在人類的共同認知中，已有如下命題存在： 若是學生則必須上課。

3. 承上頁 但若張三自行創造一種名詞為X學生,並對其下一定義：若為X學生,則不必上課. 而後再說我是X學生,所以不必上課.則外人雖不了解X學生的實際內涵為何,但亦須承認其言語並無違背其自設之命題.亦即其言語並無不合邏輯之處.

4. 命題與集合的関係 • 若p則q=若x元素屬於p集合,則x元素屬於q集合 例:設p集合為所有正修學生所成之集合,q為所有正修 成員(教師&行政人員&學生)所成之集合.則若p則q這個命題就变成了:如果x為正修的學生(之一),則x即為正修的成員.下圖中圓角方形(p集合)包含於楕圓形(q集合)即為若p則q此命題之集合觀念示意圖.

5. 若p則q之等效命題 • 若p則q≡若非q,則非p 例如:如果x不為正修的成員(即x位於下圖藍線之外),則 x不為正修的學生(即x位於下圖紅線之外).

6. 若且唯若 • 若且唯若p則q=只有p敍述成立,q敘述才會成立 例如： 命題1為「若且唯若今晨達8級風，則須停止上班上課」 其意指只有在今晨達8級風這個條件之下，纔須停止上班上課。其它的任何條件均不可停止上班上課。 討論1：此命題是否不够周全，係另外一回事，命題與合不合邏輯毫不相干。 討論2：合不合邏輯係針對推論法所做之評論。若根據命題1反推出如下之命題2： 「若須停止上班上課，則今晨必達8級風。」 我們就可以去評論如此的推論，是否合邏輯了。

7. 若且唯若與双向互推 • 若且唯若p則q=只有p敍述成立,q敘述才會成立 • 因為除了p以外，沒有其它的敍述可以令q敍述成立了，故知若q敍述成立，則p敍述必然成立。亦即若q 則p也。 • 故知若且唯若p則q此命題中之二敍述可以互推其成立也。故若且唯若p則q可以寫成p q • 上頁中之命題1即可双向互推，故命題2即為命題1之等效命題也。

8. 邏輯閘為何稱為邏輯閘? • 邏輯閘是否與推理法則有何關係? Ans： 推理法則，應是不能被定義的，故邏輯閘間之互換(如笛摩根定理)纔屬推理法則。邏輯閘本身則僅對應一定義好之運算，相當於一特定之命題(符合若p則q之形式)，故邏輯閘本身之位階尚未達推理法則之層次。 1.AND形命題： 若p(≡A為真且B為真)成立，則q ≡ C為真 例:A敍述=車鑰匙拔開；B敍述=車門打開； C敍述=警報器響起 若p則q意指：「若車鑰匙拔開且車門打開，則警 報器響起」 AND形邏輯閘：符合And形命題之電路，謂之AND閘.

9. 2.OR形命題: 若p(≡A為真或B為真)，q ≡ C為真 例:A敍述=1號窗被打開; B敍述= 2號窗被打開; C敍述=警報器響起 若p則q意指：「若1號窗被打開，或2號窗被打 開則警報器響起」 OR形邏輯閘:符合OR形命題之電路,謂之OR閘.

10. 3.NOT形命題： 若p (≡ A為真)成立，則q ≡ C為偽 例：A為真=窗簾被拉開；C為真述=室內灯亮起 若p則q意指：若窗簾被拉開，則室內灯熄滅 NOT形邏輯閘:符合NOT形命題之電路，謂之NOT 閘，又稱INVERTER(反相器)

11. 4.NAND形命題： 若p≡（A為真且B為真）成立，則q ≡ C為偽 例:某一系統因為安全原因，對通電條件須甲乙二 人共同確認纔可，平時皆使電源開関斷開。則可 令A為真=作業員甲按下通電開関；B為真=作業員 乙按下通電開関；C為真=電源開関斷開。 若p則q意指：「若作業員甲按下通電開関且作業員 乙也按下通電開関，則電源開関合上」 NAND形邏輯閘：符合NAND形命題之電路，謂之 NAND閘。

12. 5.NOR形命題： 若(A為真或B為真)，則C為偽 例:某一系統平時皆處正常通電狀態。但因安全考 量，只要作業員甲按下其位置上斷電開関，或作 業員乙按下其位置上斷電開関，皆須可使電源開 関斷開。則可令A為真=作業員甲按下斷電開関；B 為真=作業員乙按下斷電開関；C為真=電源開関閉 合。 若p則q意指：「若作業員甲按下通電開関或作業 員乙按下通電開関，則電源開関斷開」

13. 6.XOR(互斥或)形命題： 若(A或B恰有一者成立)，則C成立。 例：作業員甲按下通電開関，以驅動第一負載；或 作業員乙按下通電開関以驅動第二負載則電源閉合 。但為了防止兩個負載同時驅動而造成電流太大， 燒毀電線。則可用XOR設計之。

14. 類比與數位 • 自然界中之物理量，大部份為可連續變化之型式。此種特性被稱之為類比的(analog) ，如浴池中不斷昇高 的水位。 • 亦有部份物理量呈現不連續變化之型式，此種特性被稱之 為數位的(digital) ，如各琴鍵之音頻。 • 與類比物理量相應的電路稱為類比電路，與數位物理量相 應的電路稱為數位電路。 • 上述所謂之相應，使用到了能量轉換裝置，將物理量(如昇高中水位或是物系中之温度壓力等)轉成為電壓(或電流)訊號。

15. 能量轉換裝置可以是簡單式的，由電路設計者自行取材製作；也可能必須要向專業廠商購買，端視問題之難易及準確度之要求而定。能量轉換裝置可以是簡單式的，由電路設計者自行取材製作；也可能必須要向專業廠商購買，端視問題之難易及準確度之要求而定。 • 類比式之物理量可以轉成類比式之電訊號，亦可以轉成數位式之電訊號，端視設計師之設計考量而定，但二者所用之能量轉換裝置必然不同也。 • 因為電訊號較物理訊號容易處理故控制單元中之控制動作最好以電路完成此乃吾人常將物理量轉成電訊號之原因。 • 控制動作完成後再將電訊號轉回所欲之物理訊號。 • 若未將物理量轉成電訊號，或許仍可完成所欲之控制但過程將困難許多。

16. ＴＴＬ邏輯準位 • 如前述６種基本邏輯閘，其輸入及輸出端點均僅有２種準位其中之１代表高準位，而０代表低準位在ＴＴＬ型之邏輯閘電路中理想的高準位代表電壓＝５伏特，而理想的低準位代表電壓＝０伏特。 • 設計應用電路時將高準位1對應於敘述為真，低準位０對應於敘述為假。 • 因為邏輯電路中之信号數值只有２種狀態，此２狀態間之變化屬於不連續變化，故又稱邏輯電路為數位電路。

17. 布林代數中之定律 • 將各種邏輯運算用傳統代數之＋－×÷符號表示，所發展出來的一套代數規則稱為布林代數。 • 例:將(A AND B)表示為A×B，或AB。稱為布林乘法。 • 布林代數之加法交換律為：A+B=B+A • 布林代數之乘法交換律為：A×B=B×A(或AB=BA) • 布林代數之加法結合律為(A+B)+C=A+(B+C) 布林代數之乘法結合律為(A×B) ×C=A×(B×C)

18. 布林代數之分配律為：A(B+C)=AB+AC，根據此規律以下二種電路即互為等效電路。布林代數之分配律為：A(B+C)=AB+AC，根據此規律以下二種電路即互為等效電路。

19. 布林代數中之規則 • A×0=0 • A×1=A • A+0=A 0與任何準位做OR運算，其結果由該準位決定 • A+1=1 １與任何準位做OR運算，其結果必為1

20. 承上頁 • A×A=A show： 若A=1，則A×A=1 若A=0，則A×A=0 • A+A=A show： 若A=1，則A+A=1 若A=0，則A×A=0 • A×(~A)=0

21. 承上頁 • A+(~A)=1 • ~(~A)=A • A+〔(~A)B 〕=A+B show： 不易由演繹法推證，故宜由歸納法証明，亦即由真值表中之所有狀况(共４種)歸納証明之。

22. 布林代數與組合邏輯 • A+AB=A show: A+AB=A×(1+B) =A×1 =A • 組合邏輯是一種方法，其將2個以上之基本邏輯閘湊集在一起，以完成一完整之控制動作。 • 一般而言，所謂較好的組合邏輯，乃指能以較少的邏輯閘個數，完成一控制動作此時須用到布林代數以將 邏輯閘化簡。

23. 笛摩根定理 • 笛摩根定理為布林代數中非常重要的理論，可將原有運算式前面的反相符號移至新運算式內部之各處。 • 運用笛摩根定理不一定為了化繁為簡，也有可能是化簡為繁，端視設計師之須求而定。 • 笛摩根定理之1: ~(A×B)=~A+(~B)

24. 笛摩根定理在語意邏輯上之應用 • 笛摩根定理之2: ~(A+B)=~A× (~B) • 當輸入變數超過2個以上時，笛摩根定理依然適用：例：~(A×B×C)= )=~A+ (~B)+(~C) ~(A+B+C)=~A× (~B) ×(~C) • 笛摩根定理之証明原則上應由真值表下手，但若由語意邏輯下手亦極易了解。 例1：~(A×B)=~A+(~B) 「張某不是高雄的女市民 」 = 「張某不是女性」或「張某不是高雄 市民」

25. 承上頁 例2： ~(A+B)=~A× (~B) 王小明不是(高雄市民或鳳山市民) =(王小明不是高雄市民)且(不是鳳山市民) 例3：~(A×B×C)=~A+(~B)+(~C) 「王某不是男市民中之未婚者 」 = 「王某不是男性」或「王某不是市民」或 「王某不 是未婚者」

26. 立即型SR正反器 • 資料儲存之最簡單形式為SR正反器。 • 所謂的正反器即指輸出有2個端點。正常使用狀態下二者之數位狀態不同即一者為1,另一者為0 。

27. 承上頁 • 輸出端Q=1而~Q=0時稱為設定(SET)狀態 • 輸出端~Q=1而Q=0時稱為重置(RESET)狀態 • 輸入端亦有設定(SET)及重置(RESET)兩個 所謂的SET端，乃指其為1(而R為0)時，將使輸出處於SET狀態 所謂的RESET端，乃指其為1(而S為0)時，將使輸出處於RESET狀態

28. 承上頁 • NC狀態：NO CHANGE係指輸出維持於上一個狀態，而未做改變 • NC狀態又稱HOLD(維持)狀態 • 禁用狀態中Q與~Q同為0(亦有同為1之設計) ，此與Q及~Q之表面意義相悖故此輸入模式被禁止使用 • 若操作如上真值表中之禁用模式，則當SR同時改為0時，會因內部延遲效應導致效果上不可能真正達到SR同時=0。此將使輸出或處於SET，或處於RESET狀態，完全無法預料。

29. 閘控型SR正反器 • 所謂的閘控型SR正反器乃針對立即型SR正反器所做之改進。

30. 承上頁 • 在閘極＝ｌｏｗ之期間內，無論ＳＲ如何变化，均不會反應到Ｑ及～Ｑ之輸出狀態。 • 在閘極＝ｈｉｇｈ之期間內，ＳＲ之变化，纔會反應到Ｑ及～Ｑ之輸出狀態。 • 加了Ｇ極之ＳＲ正反器較基本型的ＳＲ正反器又多了一些可掌控的空間，這在一般的工業控制上已足够應用。 • 然而在若干須使用同步控制的大型電路(如使用到微處理機之控制系統)之中，Ｇ極端尚須被修改為正(負)緣 觸發端。

31. 正(負)緣觸發型ＳＲ正反器 • 若在閘控型ＳＲ正反器之內部將閘控信號綫連至一個窄波產生器，則可变成正(負)緣觸發型ＳＲ正反器，此時Ｇ端須改名為CLK端，CLK為時脈之縮寫。進一步又可細分為Cp(正緣型)或Cn(負緣型)端。

32. 承上頁 • 正緣觸發型ＳＲ正反器中，SR兩端之變化須等到CLK (Cp)由0→1之瞬間，纔會反應到Q與~Q之輸出。於此瞬間過後，SR兩端若再有變化必須等到下一個CLK由 0→1之瞬間纔會反應到Q與~Q之輸出。 • 負緣觸發型ＳＲ正反器中，SR兩端之變化須等到CLK (Cn)由1→0之瞬間，纔會反應到Q與~Q之輸出。於此瞬間過後，SR兩端若再有變化，必須等到下一個CLK 由1→0之瞬間纔會反應到Q與~Q之輸出。

33. JK正反器 • JK正反器與SR正反器一樣，亦具維持、設定與重置三種工作模式。 • 然而JK正反器卻多了切換模式，此為JK存在之價值所在；否則若僅有前三種工作模式，則使用SR正反器即可。 • 上述JK正反器之四種工作模式如下：

34. JK正反器之切換模式 • 所謂的切換模式，英文為toggle，係指將Ｊ與Ｋ固定於1，則每次觸發均將令輸出由原先之設定(重設)切換為重設(設定) 。 • 因JK正反器之核心工作模式(切換模式)必須在觸發信號下操作，故其已不像SR正反器一樣，有所謂的基本型了，亦即輸入端不可能只有Ｊ與Ｋ兩者。 • 觸發信號即為CLK信號。 • JK正反器依其觸發型式之不同，又可分為主僕式JK正反器及邊緣觸發型正反器。

35. 主僕式JK正反器 • 主僕式JK正反器的內部含有２個基本型的ＳＲ正反器，其中前面的稱為主正反器，後面的稱為僕正反器。 • 主僕式正反器之觸發方式為位準觸發，於時脈信號＝１之期間內，其Ｊ、Ｋ值被讀入主正反器。 • 此Ｊ、Ｋ值會於時脈信號由1→0之瞬間被傳至僕正反器，而反應到輸出端。但不可因此而誤認此型正反器為負緣觸發型，因J與Ｋ之值非於負緣瞬間被讀入也。

36. 主僕式JK正反器範例說明 • Cp第一個0之時，J=1K=0但尚未被讀入主正反器中。 • Cp第一個1之時，前述之JK值始被讀入主正反器，而使其輸出為設定狀態，但尚未被反應到僕正反器之輸 出故其 Q值維持原值，而此處之原值=0(重置) 。 • Cp第二個0之前J,K已變為(0,0) ，但並不影響主正反器 之設定輸出，此乃因J,K=(0,0)為維持模式。

37. Cp第二個0之前J,K已變為(0,0) ；但並不影響主正反器 之設定輸出，此乃因J,K=(0,0)為維持模式。 • Cp第二個0之時，主正正反器中之初值被傳到僕正反 器，故而當初之J,K=(1,0)可被反應至輸出，而使Q=1。 • Cp第二個1之期間J,K已歷經(0,1) →(0,0)而維持於重置狀態，故Cp第三個0之瞬間，僕正反器所接收到之資料使其輸出Q=0。 • CLK=1可維持若干期間，此期間內 J與Ｋ值若受雜訊或突波干擾，使得原J(或K)值由0 →1即會改变主正反器之SR值，因而影響到往後僕正反器之輸出。此為主 僕式JK正反器的最大缺點。

38. 具PR及CLR端之JK正反器 • 前述之JK正反器，其初始狀態值並不確定。然於諸多應用中，必須有確定之初始狀態值，故工程師乃設計出如下圖之JK正反器。 • 其中PR乃指preset，意指若其動作(PR=1 ) 將預先使JK正反器之初始狀態為設定狀態(Q=1 ， ~Q=0)

39. CLR乃指clear，意指若CLR=1，則可將JK正反器之初始狀態定為重設狀態(Q=0，~Q=1) • CLR端之語意為清除，之所以將此端定名為清除之用意，乃因應用上常須於某一適當時刻將串級正反器中之各Q值全部定為1，不論其原為0或1。故此動作被稱為清除，且令清 除動作成立之端腳被定名為CLR 。

40. 正反器與記憶體 • 正反器被大量運用於微電腦電路中之記憶體電路。 • SRAM為靜態隨機存取記憶體，其中每一位元即相當於一個正反器之Q。 • SRAM一般使用於僅須數百K位元組之微電 腦電路。若微電腦電路中要用到1M以上之記 憶體，則須考量使用DRAM 。

41. SRAM中，每一位元約含數個電晶體。 • 只要電源存在，SRAM中所存資料亦存在。 • SRAM存取速度快，一般而言介於數百至數十奈秒之間。 • 快取記憶體中之SRAM，其存取速度更可達5奈秒。

42. 主機板上之記憶体稱為主記憶体，可由CPU直接存取其資料。主機板上之記憶体稱為主記憶体，可由CPU直接存取其資料。 • 程式被執行前，會先被載至主記憶體上，再由CPU擷取程式碼至其內部予以解碼，而後才被CPU執行。 • 主記憶體又可概分為ROM及RAM兩大類。其中RAM內之資料會隨電源関閉而消失，ROM中之資料則不會隨電源関閉而消失。

43. 動態隨機存取記憶體 • DRAM為動態隨機存取記憶體，其基本結構為MOSFET電容器。 • DRAM之結構簡單、記憶容量大、價格低，故普被微電腦系統設計者採用為主記憶體。 • 所謂的動態，乃因必須不斷地對DRAM電容器充電，否則狀態為1之資料會因電容漏電 而消失。

44. DRAM之再生 • 前述所謂對DRAM之充電動作，稱做再生 (Refresh) 。 • 再生之動作須於DRAM資料之平均存活時間內進行，此平均存活時間約為數毫秒。 • DRAM之Refresh控制電路稍嫌複雜，且Refresh動作所佔去之時間亦會使系統效能降低，但因其價格低廉，故並不影響其普及 性。

45. 位址的觀念 • 微電腦系統中，置於主記憶体中之資料或程式係以位元組之型式存放。 • 即使是程式碼，型式上亦為資料。每一位元組有8個位元之資料。若為SRAM，則相當於 8個正反器；若為DRAM，則相當於8個MOS 電容器。 • 如此眾多之位元組資料， 必須賦予一適當之管理方式，以免取用錯誤。

46. 位址解碼 • 上述之管理方式即為位址。每一位元組之資料均被賦予一個位址。當CPU要取用該位址之資料時，即由位址接腳送出位址信號，經過位址解碼器將該位址空間致能，使其內之資料可呈現在DATA匯流排上。 • 位址解碼器之設計方法不一而足，只要能具備上段所言之解碼動作即可。傳統上是以74 系列的解碼器IC來設計位址解碼器。

47. 正反器之應用：計數器 • 將多個正反器串接在一起可形成計數器。 • 計數器之設計須有隨時停止計數及從頭循環 計數之功能。 • 計數動作係以2進位形式為之，總共計數的數目稱為計數器的模數(modulus) 。例如由0 計數到7之計數器，其模數為8。 • 計數器之計數信號若接至第一級正反器，則每一級正反器之輸出均須接至其後一級之時脈觸發端，此稱為漣波計數器(ripple counter)。

48. 傳輸延遲 • 若計數器之計數信號係同時接至各級正反器之時脈觸發端，則此型計數器稱為同步計數器。 • 漣波計數器之計數動作中包含了「將前級正反器之輸出接至後級正反器之時脈觸發端」之動作。而後級正反器之輸出須耗相當時间來做出適當反應至其輸出，此種無可避免所耗掉之時間在第一級乃至第n級均有發生。故知漣波計數器之模數若愈高，則其傳輸延遲愈最嚴重。

49. 前述之傳輸延遲會造成計數器有短暫時間之錯誤值。以由7476正反器所組成之模數8漣波計數器而言，由011至一100約有數十ns之延遲，在此時間內，計數器竟存有010及000前述之傳輸延遲會造成計數器有短暫時間之錯誤值。以由7476正反器所組成之模數8漣波計數器而言，由011至一100約有數十ns之延遲，在此時間內，計數器竟存有010及000 等錯誤值。 • 若要降低上述錯誤值之影響，則可放慢計數脈波之速度。如此則每一計數狀態均可維持較長之時間，而如上述之錯誤值所佔之時間比率相對就下降了。

50. 若欲將上數形之漣波計數器改為下數形之漣波計數器，則將輸出由Q端改為~Q端即可。若欲將上數形之漣波計數器改為下數形之漣波計數器，則將輸出由Q端改為~Q端即可。 THE END