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第四章 内容回顾

第四章 内容回顾. 开关代数 公理、定理、逻辑函数的表示 组合电路分析 得到指定电路的功能（公式法化简） 组合电路综合 根据命题，得到电路实现（卡诺图化简） 定时冒险. BC. BC. 00 01 11 10. 00 01 11 10. DE. DE. 00 01 11 10. 00 01 11 10. 0. 4. 12. 8. 1. 5. 13. 9. 3. 7. 15. 11. 2. 14. 10. 6. A = 0. A = 1. 思考：五变量如何利用卡诺图化简？.

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Presentation Transcript

  1. 第四章 内容回顾 • 开关代数 • 公理、定理、逻辑函数的表示 • 组合电路分析 • 得到指定电路的功能（公式法化简） • 组合电路综合 • 根据命题，得到电路实现（卡诺图化简） • 定时冒险 制作：金燕华

  2. BC BC 00 01 11 10 00 01 11 10 DE DE 00 01 11 10 00 01 11 10 0 4 12 8 1 5 13 9 3 7 15 11 2 14 10 6 A = 0 A = 1 思考：五变量如何利用卡诺图化简？ 16 17 19 18 20 21 23 22 28 29 31 30 24 25 27 26 制作：金燕华

  3. BC BC 00 01 11 10 00 01 11 10 DE DE 00 01 11 10 00 01 11 10 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 A = 0 A = 1 A’·B’·D’ A’·C’·D A·C·D’ A·B·C’ B·D·E’ F = A,B,C,D,E(0,1,2,3,4,5,10,11,14,20,21,24,25,26,27,28,29,30) F = + + + + 制作：金燕华

  4. 数字逻辑设计及应用 第5章 组合逻辑设计实践 文档标准和电路定时 常用的中规模组合逻辑器件 制作：金燕华

  5. 5.1 文档标准 结构化的理念 • 说明书：接口及功能描述 • 方框图 block diagram：主要功能模块及其互联 • 原理图 schematic diagram（P229图5-17） • 定时图 timing diagram （P231图5-19） • 结构化逻辑器件描述 • 电路描述：解释电路内部如何工作 制作：金燕华

  6. & ≥1 1 门的符号 制作：金燕华

  7. READY READY_L GO GO_L REQUEST REQUEST_L 信号名和有效电平 • 信号的命名 • 与信号相关的有效电平 • 高电平有效（active high） • 低电平有效（active low） 有反相圈的引脚 表示低电平有效 给定逻辑功能只在符号框的内部发生 制作：金燕华

  8. 反相器 缓冲器 等效门符号（摩根定理） 制作：金燕华

  9. “圈到圈”的逻辑设计 制作：金燕华

  10. 5.2 电路定时 传播延迟 propagation delay —— 信号通路输入端的变化引起输出端变化所需的时间 tpHL 和 tpLH 可能不同 制作：金燕华

  11. 最大延迟 典型延迟 最小延迟 ’32 ’08 ’08 ’32 20 ’32 22 ’04 22 15 5.2 电路定时 传播延迟 propagation delay 定时分析：取最坏情况延迟 tpHL 和 tpLH 可能不同 P233 表5-2 制作：金燕华

  12. READY GO DAT GO READY tRDY tRDY DAT tDAT tDAT 5.2 电路定时 定时图（时序图） timing diagram 制作：金燕华

  13. READY GO DAT GO READY tRDYmin tRDYmax DAT 5.2 电路定时 定时图（时序图） timing diagram 制作：金燕华

  14. WRITE_L DATAIN DATAOUT tsetup tOUTmin tOUTmax 5.2 电路定时 制作：金燕华

  15. 常用中规模组合逻辑电路 编码器 译码器 多路复用器 奇偶校验 比较器 加法器 制作：金燕华

  16. 输入 编码 映射 输出 编码 使能输入 译码器和编码器 多输入、多输出电路 使能输入有效才能 实现正常映射功能 译码器（decoder） 一般来说，输出编码比输入编码位数多 编码器（encoder） 输出编码比输入编码位数少，则常称为编码器 制作：金燕华

  17. 输入 编码 输入 编码 映射 映射 n位二进制码 2n中取1码 输出 编码 输出 编码 使能 使能 n位二进制码 2n中取1码 一种最常用的情况 译码器（decoder） 编码器（encoder） 制作：金燕华

  18. 2-4二进制译码器真值表 输 入 EN I1 I2 输 出 Y3 Y2 Y1 Y0 2-4译码器 I0 I1 EN Y0 Y1 Y2 Y3 5.4 译码器（decoder） • 二进制译码器 0 X X 0 0 0 0 1 0 0 0 0 0 1 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 1 1 0 0 0 制作：金燕华

  19. 2-4二进制译码器真值表 输 入 EN I1 I2 输 出 Y3 Y2 Y1 Y0 0 X X 0 0 0 0 1 0 0 0 0 0 1 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 1 1 0 0 0 5.4 译码器（decoder） Y0 = EN · ( I1’ · I2’ ) Y1 = EN · ( I1’ · I2 ) Y2 = EN · ( I1 · I2’ ) Y3 = EN · ( I1 · I2 ) Yi = EN · mi 制作：金燕华

  20. 3-8二进制译码器真值表 I2 I1 I0 Y7 Y6 Y5 Y4 Y3 Y2 Y0 Y1 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 I2 3-8 译码器 Y0 Y1 I1 I0 Y7 Yi = EN · mi 0 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 1 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 制作：金燕华

  21. 1/2 74x139 1/2 74x139 Y0 Y1 Y2 Y3 G A B Y0 Y1 Y2 Y3 G A B 1/2 74x139 G_L Y0_L Y0 Y1 Y2 Y3 Y1_L G A B Y2_L A Y3_L B 大规模元件的逻辑符号 制作：金燕华

  22. 1/2 74x139双2-4译码器真值表 74x139 输 入 G B A 输 出 Y3_L Y2_L Y1_L Y0_L 双2-4译码器74x139 1 X X 1 1 1 1 0 0 0 1 1 1 0 0 0 1 1 1 0 1 0 1 0 1 0 1 1 0 1 1 0 1 1 1 制作：金燕华

  23. G1 G2A_L G2B_L 使 能 选 择 3-8译码器74x138 Y3 = G1 · G2A · G2B · C’· B · A Y3_L = Y3’ = (G1 · G2A_L’ · G2B_L’ · C’·B·A)’ =G1’ + G2A_L + G2B_L + C+B’+A’ 制作：金燕华

  24. 数字逻辑设计及应用 第5章 组合逻辑设计实践 文档标准和电路定时 常用的中规模组合逻辑器件 制作：金燕华

  25. 内容回顾 5.1 文档标准 • 信号名和有效电平 • “圈到圈”逻辑设计 5.2 电路定时 • 传播延迟 • 定时图、定时分析 制作：金燕华

  26. A B F A B F 0 0 0 0 1 1 1 0 1 1 1 1 A B F 0 0 0 0 1 0 1 0 0 1 1 1 A F A B F B 逻辑与：且仅当所有输入条件都有效时，输出状态才有效。 开关状态：1－闭合、0－打开 灯的状态：1－亮 、0－不亮 F = A + B = ( A’ · B’ )’ 开关状态：0－闭合、1－打开 灯的状态：0－亮 、1－不亮 制作：金燕华

  27. A B F 开关的有效状态：闭合 灯的有效状态：亮 有反相圈的引脚 表示低电平有效 给定逻辑功能只在符号框的内部发生 制作：金燕华

  28. 输入 编码 映射 输出 编码 使能 常用中规模组合逻辑电路 译码器 编码器 多路复用器 奇偶校验 比较器 加法器 制作：金燕华

  29. 2-4二进制译码器真值表 输入 编码 输 入 EN I1 I2 输 出 Y3 Y2 Y1 Y0 映射 n位二进制码 输出 编码 2-4译码器 I0 I1 EN Y0 Y1 Y2 Y3 0 X X 0 0 0 0 1 0 0 0 0 0 1 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 1 1 0 0 0 使能 2n中取1码 5.4 译码器（decoder） • 二进制译码器 Yi = EN · mi 当使能端有效时 Yi = mi 制作：金燕华

  30. 74x139 EN 制作：金燕华

  31. G1 EN EN G2A_L Y0_L Y1_L G2B_L Y2_L Y3_L Y4_L 低位 高位 Y5_L Y6_L Y7_L EN = G1 · G2A · G2B = G1 · G2A_L’ · G2B_L’ Yi = EN · mi Yi_L = Yi’ = ( EN · mi)’ 制作：金燕华

  32. +5V D0_L D7_L G1 G2A G2B Y0 Y7 N0 N1 N2 A B C U1 N3 D8_L D15_L G1 G2A G2B Y0 Y7 EN_L A B C U2 用74x138设计4-16译码器 思路： 16个输出需要 片74x138？ 任何时刻只有一片在工作。 4个输入中， 哪些位控制片选 哪些位控制输入 制作：金燕华

  33. 思考：用74x138设计 5-32 译码器 32个输出需要多少片74x138？ 控制任何时刻只有一片工作 —— 利用使能端 5个输入的低3位控制输入 5个输入的高2位控制片选 —— 利用 2-4 译码器 P252 图5－39 制作：金燕华

  34. 74x138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 G1 G2A G2B A B C 用译码器和逻辑门实现逻辑函数 对于二进制译码器：Yi = EN · mi 当使能端有效时，Yi = mi 对低电平有效输出：Yi_L = Yi’ 当使能端有效时，Yi_L = mi’ = Mi F = (X,Y,Z) (0,3,6,7) =  (X,Y,Z) (1,2,4,5) 制作：金燕华

  35. +5V 74x138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 G1 G2A G2B F A B C 用译码器和逻辑门实现逻辑函数 F = (X,Y,Z) (0,3,6,7) 当使能端有效时 Yi = mi Z Y X 制作：金燕华

  36. +5V 74x138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 G1 G2A G2B F A B C 用译码器和逻辑门实现逻辑函数 F = (X,Y,Z) (0,3,6,7) Z Y X 制作：金燕华

  37. +5V 74x138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 G1 G2A G2B F A B C F =  (X,Y,Z) ( 1, 2, 4, 5 ) = M1 ·M2 · M4 · M5 = m1’·m2’· m4’· m5’ Z Y X 制作：金燕华

  38. Y0 Y9 I0 I1 I2 I3 二－十进制译码器 输入：BCD码 输出：十中取一码 多余的6个状态如何处理？ 输出均无效：拒绝“翻译” 作为任意项处理 ——电路内部结构简单 制作：金燕华

  39. Y0_L Y9_L I3 I2 I1 I0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 0 1 2 3 4 5 6 7 8 9 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 0 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 伪 码 二-十进制译码器 任 意 项 制作：金燕华

  40. a f b g e c dp d a b c d e f g dp 公共阳极 公共阴极 a b c d e f g dp 七段显示译码器 常用的有： 半导体数码管（LED） 液晶数码管（LCD） 制作：金燕华

  41. a f b g e c d 七段显示译码器 • 输入信号：BCD码（用A3A2A1A0表示） • 输出：七段码（的驱动信号）a ~ g 1 表示亮，0 表示灭 1111110 1101101 0011111 制作：金燕华

  42. a b c d e f g A3A2A1A0 0 1 2 3 4 5 6 7 8 9 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 1 1 1 1 1 0 0 1 1 0 0 0 0 1 1 0 1 1 0 1 1 1 1 1 0 0 1 0 1 1 0 0 1 1 1 0 1 1 0 1 1 0 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 1 1 1 1 1 1 0 0 1 1 10 11 12 13 14 15 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 0 0 0 1 1 0 1 0 0 1 1 0 0 1 0 1 0 0 0 1 1 1 0 0 1 0 1 1 0 0 0 1 1 1 1 0 0 0 0 0 0 0 七段显示译码器的真值表 制作：金燕华

  43. Yb = A3A1 + A2A1A0 + A2A1A0 Ya = A3A2A2A0 + A3A1 + A2A0 BCD -七段显示译码器的卡诺图 制作：金燕华

  44. Yd = A2A1A0 + A2A1A0 + A2A1A0 Yc = A3A2 + A2A1A0 BCD -七段显示译码器的卡诺图 制作：金燕华

  45. Yf = A3A2A0 + A1A0 + A2A1 Ye = A2A1 + A0 BCD -七段显示译码器的卡诺图 制作：金燕华

  46. Yg = A3A2A1 + A2A1A0 BCD -七段显示译码器的卡诺图 逻辑图：P261 图5－45 制作：金燕华

  47. 回顾：组合电路的综合 要求设计一个七段显示译码器 • 逻辑抽象，得到真值表 • 选择器件类型 • 采用基本门电路实现，利用卡诺图化简 • 采用二进制译码器实现，变换为标准和形式 • 电路处理，得到电路图 制作：金燕华

  48. 3位二进制编码器的真值表 二进制 编码器 A2 A1 A0 I0 I1 I2 I3 I4 I5 I6 I7 I0 I1 I7 A0 A1 A2 5.5 编码器（encoder） 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 1 0 0 0 0 0 0 0 1 0 0 1 0 1 0 0 0 0 0 0 1 0 1 1 0 0 0 0 0 0 0 0 1 1 1 1 2n 个 输 入 n 个 输 出 制作：金燕华

  49. 3位二进制编码器的真值表 A2 A1 A0 I0 I1 I2 I3 I4 I5 I6 I7 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 1 0 0 0 0 0 0 0 1 0 0 1 0 1 0 0 0 0 0 0 1 0 1 1 0 0 0 0 0 0 0 0 1 1 1 1 5.5 编码器（encoder） 前提：任何时刻只有 一个输入端有效。 A0 = I1 + I3 + I5 + I7 A1 = I2 + I3 + I6 + I7 A2 = I4 + I5 + I6 + I7 问题：当某时刻出现多个输入有效？ 优先级（priority） 制作：金燕华

  50. I7 I6 I5 I4 I3 I2 I1 I0 A2 A1 A0 IDLE 优先编码器 将 I0～I7 转换为 H0～H7， 保证其中，任何时刻只有一个有效 如果没有输入有效，则 IDLE 为1 IDLE = I1’ · I2’ · … · I6’ · I7’ H7 = I7 H6 = I6 · I7’ H5 = I5 · I6’ · I7’ … H0 = I0 · I1’ · I2’ · … · I6’ · I7’ A2 = H4 + H5 + H6 + H7 A1 = H2 + H3 + H6 + H7 A0 = H1 + H3 + H5 + H7 数大优先 制作：金燕华

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