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Projeto de Célula

16. Concepção de Circuitos Integrados. Projeto de Célula. Porta lógica: NAND de 2 entradas Layout da porta NAND2 na tecnologia 0,8 m da AMS na ferramenta L-Edit do sistema Tanner. Simulação da porta NAND2 na ferramenta HSPICE ou no simulador do Tanner:

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Presentation Transcript

  1. 16 Concepção de Circuitos Integrados Projeto de Célula

  2. Porta lógica: NAND de 2 entradas Layout da porta NAND2 na tecnologia 0,8 m da AMS na ferramenta L-Edit do sistema Tanner. Simulação da porta NAND2 na ferramenta HSPICE ou no simulador do Tanner: Atraso da porta NAND2: tempo de subida (tr), tempo de descida (tf), atraso de subida (tdr) e atraso de descida (tdf) em relação ao tamanho dos transistores (W/L) e a carga da saída CL. Potência da porta NAND2: em relação ao tamanho dos transistores (W/L), a carga de saída CL e a inclinação da tensão de entrada. Projeto de uma Célula CMOS

  3. VDD A B S A B Layout de uma NAND2 Projeto de uma Célula CMOS L = 0,8 m Wp = 2,0 m Wn = 2,0 m

  4. VDD A B S A B Layout de uma NAND2 - 2ª versão Projeto de uma Célula CMOS L = 0,8 m Wp = 2,0 m Wn = 2,0 m

  5. VDD A B S A B Layout de uma NAND2 - 3ª versão Projeto de uma Célula CMOS L = 0,8 m Wp = 6,0 m Wn = 4,0 m

  6. VDD A B Rp1 A Rn2 CL B Rn1 Cab tdf tdr tf tr Atraso de uma porta NAND2 Projeto de uma Célula CMOS

  7. Atraso em relação a CL NAND2 com L= 0,8 m e Wn=Wp= 4 m CL= 0fF CL= 10fF CL= 20fF CL= 50fF Atraso da porta Carga (CL) CL= 0fF CL= 10fF CL= 20fF CL= 50fF

  8. Atraso em relação a W/L Carga CL = 10 fF, aproximadamente um fan-out = 5. Transistores com L= 0,8 m e Wn=Wp W=2 m W=4 m W=6 m W=8 m Largura (W) do canal do transistor Atraso da porta W=2 m W=4 m W=6 m W=8 m

  9. Atraso com Wp > Wn Carga CL = 10 fF, aproximadamente um fan-out = 5. Transistores com L= 0,8 m. Wp = 3 Wn Wp = 1,5 Wn Wp = 2 Wn Wp = 3 Wn Wp = 1,5 Wn Wp = 2 Wn

  10. Potência em relação a CL NAND2 com L= 0,8 m e Wn=Wp= 4 m potência potência carga

  11. Potência em relação a W/L Carga CL = 10 fF, aproximadamente um fan-out = 5. Transistores com L= 0,8 m. potência potência Largura do canal do transistor

  12. Power Dissipation in CMOS Circuits • There are two components: • Static Dissipation (PS) due to leakage current • Dynamic Dissipation (PD) due to: • Switching transient current; • Charging and discharging of load capacitances.

  13. Power Dissipation in CMOS Circuits • Static Dissipation: • Model describing parasitic diodes:

  14. Power Dissipation in CMOS Circuits • Static Dissipation: • The leakage current is described by the diode equation:

  15. Power Dissipation in CMOS Circuits • Static Dissipation:

  16. VDD A B Ic A CL Icc B Power Dissipation in CMOS Circuits • Dynamic Dissipation:

  17. Power Dissipation in CMOS Circuits • Dynamic Dissipation:

  18. Comandos para a utilização da ferramenta: xhost + rlogin sercial setenv DISPLAY <maquina>:0.0 hspice <arquivo.cir> >! <arquivo.out> gsi Simulação no HSPICE Exemplo: nand2.sim (arquivo extraído do layout no L-Edit) C1 vdd gnd 3.29875FF C2 out gnd 0.91925FF C3 B gnd 1.3008FF C4 A gnd 1.3008FF C5 gnd gnd 2.87675FF M1 out B vdd vdd PMOS L=0.8U W=6U AD=6.9P PD=8.30U AS=13.5P PS=16.50U M2 vdd A out vdd PMOS L=0.8U W=6U AD=13.5P PD=16.50U AS=6.9P PS=8.30U M3 14 B out gnd NMOS L=0.8U W=4U AD=4.6P PD=6.30U AS=9P PS=12.50U M4 gnd A 14 gnd NMOS L=0.8U W=4U AD=9P PD=12.50U AS=4.6P PS=6.30U Capacitâncias extraídas

  19. Simulação no HSPICE Exemplo: nand2.cir (arquivo extraído do layout no L-Edit) * CIRCUIT cellbasic .include ams.lib * Excitação do circuito V0 vdd gnd dc 5 V1 A gnd PULSE(0 5 0N 0.6N 0.6N 25N 50N) * (Vinicial Vfinal atraso Tsubida Tdescida TVfinal Tpulso) V2 B gnd dc 5 * Carga varia de 0fF a 50fF CL out gnd CLOAD .PARAM CLOAD = 0ff .alter .PARAM CLOAD = 10ff .alter .PARAM CLOAD = 20ff .alter .PARAM CLOAD = 50ff

  20. Simulação no HSPICE Exemplo: nand2.cir (arquivo extraído do layout no L-Edit) * simulação transiente com passo de 0,1ns e duração de 0 a 200ns .tran 0.1N 200N .options post .measure tran tdr1 trig v(A) val=2.5 td=20ns rise=2 + targ v(out) val=2.5 fall=2 .measure tran tdf1 trig v(A) val=2.5 td=20ns fall=2 + targ v(out) val=2.5 rise=2 .measure tran tlh1 trig v(out) val=0.5 td=20ns rise=2 + targ v(out) val=4.5 rise=2 .measure tran thl1 trig v(out) val=4.5 td=20ns fall=2 + targ v(out) val=0.5 fall=2 * mede a potência no período da simulação em RMS .measure tot_power rms power .end

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