第拾章

1. 第拾章 Non-Volatile Memory

2. XROM Layout active poly1 S1 diffusion S2 • 2×2 array of X-cell EPPROM. The • active region is outlined in the heavy • line and forms an “X” CG1 poly2 D1 A’ B CG2 A B’ S1 S2 Metal

3. X-cell ROM Read/Program Function CG1 CG2 S1 S2 D1 S1 D1 S2 CG1 CG2 Read 1V 1V 0V 0V VD PGM float VPP 0V 0V VPP

4. 熱電子效應 當MOS操作在飽和區，通道會產生夾止（pinch-off）的現象，下圖中的B 點就是夾止點， 通道內的電子在B 點與矽晶格產生嚴重的碰撞，產生電子電洞對，由於VD大多都跨壓在B C 之間，所以產生的電子電洞對的能量很高，若換算成溫度的電子能量，會高達上萬度， 比太陽表面的溫度還高，因此這些電子電洞對又被稱為熱載子。 由於來自靠近汲極端的閘極方向電場是負的（因為VGD<0），所以不利於電子被吸到閘極 ，而被重新吸引回汲極端，所以熱電子能到達閘極的機率極低，因此熱電子又被稱為幸運 的電子（Lucky Electrons）。 由於熱電子的數量極少，所以在短期時間使用下並不太會出現太大的問題，但長期使用的 話，所累積產生被陷在二氧化矽層內的熱電子數量多到足以改變元件的電性參數，像截止 電壓或電導率（Gm）等參數將大輻衰退，成為系統無法正常運作的問題。 VG1 VD A C tox1 B n+ n+ L1 x p sub. z

5. Source Side Injection（SSI） 1982年的M. Kamiya, Y. Kojima, Y. Kato, K. T.anaka and Y. Hayashi 在IEDM提出 Source-Side Injection的觀念，自此開啟了高效率的熱電子想法： 右下圖元件稱為Perpendicularly Accelerating Channel injection MOS(PACMOS) ， 這種結構的MOS有相當高效率的熱電子注入效率。汲極端加上正的高電壓，源極端 接地，在閘極1（靠近源極端）施加正偏壓（不用很高，只要能使下方的通道L1導通 就可以了，所以L1 進入飽和區內），至於閘極2（靠近汲極端）施加正的高電壓，使 得L2進入線 性區域（因為VGS>VDS）。 由於L1 在飽和狀態，所以L1 通道的電子在B點產生撞擊（Impact Ionization），產生 大量的電子電洞對，其中往上逃逸的電子將因來自VG2 的高正電場所吸引而跨過閘極 氧化層而跑到VG2的閘極端內。利用這種方法以產生極高效率的熱電子是在靠近源極 的地方，所以被稱為源極注入法，這種方法被大量利用在快閃記憶體等產品。 VG1 VG2 VD x tox1 C tox2 A B n+ n+ z L1 L2 p sub.

6. Erasable Programmable Read-Only Memories VCC VCC VCC VCC 以高電壓燒斷保 險絲的方法，來 決定晶胞代表的 數位意義被應用 在早期的唯讀記 憶體上面。 VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC

7. 分裂閘極式與堆疊式的Flash Cell ·堆疊式晶胞( Stack Gate)： ·分裂閘極式晶胞( Split Gate)： Gate Gate Source Drain Source Drain FG n+ n+ ·單多晶矽(Single poly)電晶體晶胞： FG Drain Source + + + + FG n n n n CG drain source

8. 各種晶胞結構圖： Gate Gate Gate(1) Gate(2) Source Drain Source Drain Source Drain + + + n + n + n n + n n Gate(2) Gate(1) Gate Gate Source Drain Source Source Drain Drain + n + + n + + + n n n n SST’s cell BMI’s cell

9. Couple Ratio 電容耦合原理是為了讓控制閘的電壓傳送到浮動閘所作的方法。下圖中的浮動閘電壓等於 ，因此CCFFG越大，浮動閘的電壓會越大，或CFGSUB越小越好，也就是 電容耦合的效果越好。但， CCFFG表示電容厚度越薄氧化層越大會造成浮動閘內的電子越 容易跑掉，造成資料容易遺失的問題；另一個問題是CFGSUB小，表示中間的絕緣層厚度會 越厚，會造成”寫入”時，容易發生通道的電子無法穿過如此厚的氧化矽層的問題！ C \ » CGFG V FG + C C FGSUB CGFG = + + C C C C - tunnel oxide FGSUB FGD FGS 1 = C TOTAL 1 1 + + + C C C C FGSUB FGD FGS CGFG ò Idt = V VCG - CG FG C Gate GFG ò Idt = Drain V Source FG I C CCGFG - tunnel oxide ò Idt I CFGD CFGSUB CFGS ò = + = Þ = ´ V V V Idt C V Q - CG CG FG FG TOTAL CG C n+ n+ TOTAL 1 1 1 + ò Idt ´ + + C V C C C C C C \ = = = ´ = » TOTAL CG FGSUB FGD FGS CGFG CGFG CGFG V V FG CG + + + + + + C C C C C C C C C C C - - tunnel oxide tunnel oxide FGSUB FGD FGS FGSUB FGD FGS CGFG FGSUB CGFG

10. Charge Pumping Circuit VPP control VW/L W/L X Dec Driver C Clock VW/L clock

11. 快閃記憶體的寫入與抹除原理 寫入：熱電子注入法：先把通道導通，並透過外加的電壓，使得通道產生夾止（ pinch-off） 的現象，由於從夾止區到下一個通道導通的距離非常非常短，所以電子在這段區間將 穫得非常高的能量，若換算成電子的溫度，溫度將可達數十萬度，因此電子被稱為熱 電子。 電子跑過夾止區後，在夾止點與汲極間的空乏區因為高電場產生高速運動，在運動過 程中，把矽晶格內的價鍵撞斷，於是電子與電動被撞了出來，有些電子越過通道表面 ，進入氧化矽層內，成為被捕獲的熱電子，造成日後 電晶體的可靠性的問題，因此快閃記憶體就利用這種 特性，在氧化層中先埋入一層複晶矽構成的浮動閘（ floating gate ），由於MOS操作在飽和區時（所以才 有 pinch-off），閘極加的是正偏壓，但閘－汲間的電 壓讓熱電子的能量無法跑的太遠（因為是負電壓）， 所以電子都被推回到汲極，無法跑到浮動閘，只有很 少數的熱電子才跑到浮動閘內，造成MOS的截止電壓 增加，這些少數跑到浮動閘內的熱電子又被稱為幸運電子（lucky electrons），這種透 過外界電壓把電子注入浮動閘的方式就被稱為”寫入” 。 另一種寫入的方法稱為F-N穿透法，當閘極與基底極（或汲極 ）電壓差太大時，造成兩 極板間的電場太大，電子會因為高電場而穿過絕緣體，一般F-N穿透法產生電子的效率 最高，不過氧化層被高電場的催殘也是最嚴重的，如此被吸到浮動閘內的熱電子的動作 就被稱為”寫入” 。 Gate Source Drain ------------- ------------- + + e－ n n

12. 快閃記憶體的寫入與抹除原理（續） 抹除：利用 F-N穿透法，將閘極加上負偏壓，汲極（或基底極）為正偏壓，當閘極與基底極 （或汲極 ）電壓差達到讓能讓電子因為高電場的吸引與排斥作用而離開浮動閘並穿過 絕緣體到達汲極（或基底極），使得浮動閘內的電子移除而減低了MOS的截止電壓， 稱為抹除（erase）。 當電子因為外加的高電場造成的移除太多時，浮動閘內的電子就成為電洞，也就是帶 正電荷（電洞），這種情形就被稱為過度抹除， 由於浮動閘內儲存電洞將大輻減低了截止電壓， 一旦讓截止電壓低於零伏時，原本增強型的電晶 體將成為空乏型的 MOS 電晶體，也就是電壓在 零伏時，汲、源極仍保持導通狀態，這種稱為過 度抹除效應（over erase），對於 NOR 結構的快 閃記憶體將造成與與該晶胞的汲極接在相同位元 線的所有晶胞都保持在低電位輸出，這些其它的 晶胞就被稱為disturb！ － Gate Drain Source ＋ ---------------- ---------------- + + n n

13. 分裂閘型（Split Gate）晶胞 • 分裂閘型的快閃記憶晶胞的特點是它的控制閘並不只有在浮動閘的上方而已，它還往 • 外延伸（請看下圖），所以控制閘包含了 A 與C 兩部份， 由於包含了A段的區域，所 • 以一般認為分裂閘晶胞面積是 1.5 倍堆疊式晶胞面積。 • 當發生寫入資料動作時，控制閘會保持在一般的電壓（例如5伏），所以A段控制閘下 • 面的通道區域與浮動閘下面的通道區 D 都會被反轉成n型，若元件設計的好，讓 A段 • 的截止電壓VTA大於D段截止電壓VTD的話（至少大個0.5伏以上），讓通道 D 保持在線 • 性區，所以通道E的電壓幾乎就是汲極電壓VD ，而通道 A 端的 VGS<VDS，所以是在飽 • 和區，一方面，通道 BE會因為產生類似的短通道效應的低汲極電壓感應拉低通道能障 • 的方式（ Drain Induce Barrier Lower ） ，使得電子能得以在B點以尖端放電的方法跨 • 躍到E，而流到通道 D。要注意的是位置 B的電子可能會因為來自浮動閘方向的高電場 • （因為控制閘 C 加了高電壓， 透過藕合比例（couple ratio）的方法），把電子吸引到 • 浮動閘內，這種方法正是利用了源極注入法（ Source Side Injection ）的觀念，所以寫 • 入的熱電子的效率遠高於一般的汲極注入法。 Gate Source Drain C A ---------- B D n+ n+ E programming

14. 分裂閘型晶胞（續） • 不過並不是所有分裂閘型的快閃記憶晶胞的寫入都是使用源極注入法，因為源極注入 • 法是利用調整閘極與汲極的技巧才有高效率的熱電子寫入法，所以在晶胞的設計規劃 • 上，必需十分小心。 • 一般而言，分裂閘式的晶胞比較不會有過度抹除的問題，但並不表示它沒有過度寫入 • 的問題。 Gate Drain Source ------------ ------------ ------------ n+ n+ programming

15. 分裂閘型晶胞（續） • 分裂閘型的快閃記憶晶胞的抹除比堆疊型的晶胞來的複雜，首先閘極可能會接到零電 • 位，而汲極或基底極接到高的正電壓，所以汲極或基底極與浮動閘之間產生一股極高 • 的正電場，把電子從浮動閘往汲極或基底極吸出，完成抹除。 • 某些分裂閘型的快閃記憶晶胞的抹除方法是閘極可能會接到零電位，而汲極或基底極 • 接到高的正電壓，所以汲極或基底極與浮動閘之間產生一股極高的正電場，把電子從 • 浮動閘往汲極或基底極吸出，完成抹除。與上述不同的地方是這種方法的汲極加的正 • 電壓不用那麼大，因為一部份的高電壓可以由控制閘分壓分掉了，所以汲極的耐壓規 • 格可以不用那麼緊，製程的良率比較高，不過相對控制閘的負電壓卻也讓電路設計上 • 變的更複雜，所以如何取捨也考驗工程師的智慧。 • 另一種分裂閘型的快閃記憶晶胞的抹除方法是利用尖端放電的觀念上（例如 SST的晶 • 胞），首先閘極接到極高的正電壓（例如14伏），而汲極或基底極接到零電位，所以 • 控制閘極與浮動閘之間產生一股非常大的正電場，把電子從浮動閘往汲極或基底極吸 • 出，完成抹除。 -VG +VG +VD +VD Gate Gate Source Gate Source Source Drain Drain Drain ---------- ---------- ---------- p+ p+ p+ n+ n+ n+ n+ n+ n+ erasing erasing erasing

16. 角狀懸浮動閘快閃記憶體（SST Cell） • SST晶胞的特色是： • ①分裂式閘極，所以沒有過度抹除的問題，但相對的，它的晶胞面積會比較大，所以 • 作成高容量的記憶體比較不符和經濟效益。 • ②寫入的方法是採用源極注入法，所以寫入的效率非常高。 • ③由於浮動閘極與控制閘極間的氧化層極厚，所以無法利用控制閘極與浮動閘極的電 • 容耦合方法，而是採用電壓從汲極端加入，透過浮動閘極與汲極的氧化層電容的耦 • 合方法，所以汲極雜質形狀必須往浮動閘極方向延伸，以提高藕合比例，由於布植 • 的熱處理造成磷原子四處擴散，因此汲極雜雜質形狀又深又大！ • ④由於汲極雜雜質形狀又深又大，所以元件不容易往下縮小，因為汲極雜質形狀使得 • 發生碰透的機會更高。 • ⑤浮動閘作成牛角狀（horn-shape），抹除浮動閘內的電子是將電子從浮動閘的尖角 • 處移除到控制閘，由於是利用尖端放電的觀念，所以效率很高。 • ⑥由於浮動閘週圍（下面的氧化層除外）都是以複晶矽氧化而成，所以品質不佳，因 • 此在抹除時，容易發生電子被捕穫的現象，形成一層類似隔離板的東西，把來自控 • 制閘的電場擋住，而不讓電場得以延伸到浮動閘的尖角處，因此造成重覆抹寫次數 • 低於100K以下。 n+ Gate Drain Source n+ p SST’s cell

17. Flash cells’ top view photo picture Laser mark 晶 胞 decoder

18. SST cells’ cross section by Optical Microscope

19. SST cells’ SEM cross section photo picture n+ n+ p sub.

20. SST’s flash cells’ TEM cross section photo picture

21. MNOS • MNOS是一種利用氮化矽本身的缺陷用來儲存電子的非揮發性記憶元件，特別的是它 • 並沒有浮動閘，在左下圖所看到的J0從矽基底層以F-N（Fowler-Nordheim tunneling） • 穿透過氧化矽層，在氮化矽層是以法蘭克-普樂（Poole-Frenkel emission）放射，電子 • 以氮化矽的缺陷當成墊腳石，跳躍極厚的氮化矽的層，以實際的數據來看，氮化矽層 • 大約430Å 左右，氧化矽大約20Å左右，電子在跳躍的過程逐漸被陷在氮化矽缺陷內， • 所以截止電壓越來越高，形成寫入的狀態。 3.1 program p type EC EI EV J0 JN Metal Si3N4 SiO2 - - EF - 4.8 - n+ n+ EF p Si3N4 VG>0 SiO2

22. MNOS （續） • 當 MNOS 發生抹除時，閘極加負偏壓，將氮化矽缺陷內的電子以法蘭克-普樂放射的方 • 式趕往矽基底層，當電子經過氧化矽層，電子以 F-N 穿透過氧化矽層，直到截止電壓降 • 到低截止電位為止才完成抹除動作。 • 由於電子在氮化矽缺陷內，容易因為外加的電場或因溫度增加造成被捕獲的電子穫得能 • 量而得以逃離開氮化矽層缺陷，降低了截止電壓，甚至發生資料錯誤（data retention） • 的問題，所以MNOS最大的可靠性問題也是在這裡。 • MNOS最大的優點是抗輻射引起的資料遺失的可靠性問題遠低於有浮動閘的快閃晶胞， • 所以被大量應用到太空或軍事用途上面。MNOS的高抗輻射原因是因為氮化矽層內的缺 • 陷原本就很多，所以經由輻射產生的電子電洞對將會被氮化矽的缺陷重新捕穫，電子與 • 電洞的極性得以彼此抵消，而不像堆疊式晶胞遭輻射照射後產生的電子會逃離氧化層， • 電洞則被陷在氧化層內，造成截止電壓的降低，此外，部份的電洞甚至跑到浮動閘內， • 中和掉部份浮動閘內的電子（假設 • 原先的快閃晶胞是處於高截止電壓 • ，所以浮動閘內充滿了電子，對輻 • 射產生的電子產生庫侖斥力，但對 • 電洞產生庫侖吸力），造成截止電 • 壓降低。此外電子如果浮動閘為抹 • 除狀態，電子與電洞跑到浮動閘的 • 機率各是一半一半，因此決定截止 • 電壓降低的因子仍是輻射照射後產 • 生被捕穫的電洞，因此截止電壓仍 • 然減少！ JN J0 VG<0 - - - erase EF EC EI EV EF Si3N4 SiO2

23. 分裂閘與堆疊閘的邏輯階的差別 • 堆疊式邏輯階在“抹除”狀態（low threshold）時，浮動閘內部儲存的負電荷（電子）可 • 能因為控制閘極方向到浮動閘的正電場太大或加壓的時間時間太久，由於F-N 穿透效應 • 而離開浮動閘的電子超過原先浮動閘儲存的電子數目，造成現在浮動閘儲存的電荷為正 • 電荷（電洞），因此其截止電壓降低，甚至成為空乏型場效電晶體（ depletion MOS ） • ，所以在左下圖的“0”狀態是延伸到0伏以下。而分裂閘型邏輯階在“抹除”狀態時，浮動 • 閘內部儲存的負電荷（電子）也有可能發生類似因為控制閘極方向到浮動閘的正電場太 • 大或加壓的時間太久，使得離開浮動閘的電子超過原先浮動閘儲存的電子數目，造成現 • 在浮動閘儲存的電荷為正電荷，因此其截止電壓降低，成為空乏型場效電晶體，但是因 • 為多了一個類似閘門功能的電晶體，把儲存電荷端的正常導通（ normal NO）情形截止 • ，所以在 “0” 的邏輯狀態不會延伸到 “0”的電位以下。 “1” cell numbers cell numbers select transistor “0” “0” “1” depletion mode ：normal “ON” 0 VD 0 VD over program over program VSENS VSENS

24. 分裂閘與堆疊閘的邏輯階的差別（續） • 堆疊式邏輯階在“寫入” 狀態 （high threshold）時，浮動閘會注入因為從通道端碰撞 • 或控制閘極電場吸引上來的熱電子，增加了截止電壓，在正常情形下，跑到浮動閘的 • 熱電子會因為庫侖斥力的關係，把後來跑上來的電子推回去，不過有可能會因為製程 • 上的差異問題或加壓的時間造成注入的電子偏高，所以截止電壓可能因此超過於汲極 • 電壓，至於分裂閘型邏輯階在“寫入” 狀態時，浮動閘也會發生與堆疊式晶胞相同的事 • ，所以截止電壓可能因此超過於汲極電壓，雖然多了一個類似閘門功能的電晶體，不 • 過由於這兩個電晶體是串聯模式，所以兩個電晶體組合出的截止電壓是由有最高截止 • 電壓的電晶體來決定，所以會發生截止電壓超過於汲極電壓的問題，因此在 “1” 的邏 • 輯狀態會延伸到“1” 電位以上。

25. Multilevel Storage Cell • 所謂的 multilevel storage cell 是指結構上的一個快閃記憶體晶胞，透過物理的方法， • 使其功能相當於兩個位元或兩個位元以上的功能；一般這種多階多位元的作法是採用 • 將原有的兩個邏輯截止（ high、low threshold）電位間，再分割更多代表不同狀態下 • 的邏輯狀態，例如：代表一個位元的話，必需分成兩個邏輯電位（21＝2）；兩個位元 • 必需分成四個邏輯電位（22＝4），所以每增加一個位元的功能，相當於增加成原來的 • 兩倍的邏輯電位。所以是類似把數位電路的方法轉換成類比電路，優點是只要用一半 • 、甚至四分之一的記憶元件就可以表達出原先的記憶容量，缺點是除了製程、電路設 • 計與可靠性的難度會變的十分困難之外，良率也會低到難以忍受的地步。 V1 V2 V3 V4 V5 V6 “10” “00” “01” “11” 0 VD

26. AMD Mirror Bit Flash Memory

27. AMD Mirror Bit Flash Memory（續）

28. AMD Mirror Bit Flash Memory（續）

29. Mirror Bit Lay-out

30. 單一複晶矽的快閃記憶體晶胞 • 由於快閃晶胞的複晶矽將被用在作為浮動閘與控制閘，因此理論上的快閃晶胞至少一 • 定要兩層複晶矽，但有鑑於減少一道複晶矽製程可以降低成本的伈想法，如果記憶容 • 量又不是要求很大的話（如內崁式快閃晶胞），就可以考慮這種單一複晶矽做成的快 • 閃晶胞。 • 單一複晶矽的快閃記憶體晶胞的結構在下圖所示，它的複晶矽是用來做儲存資料用的 • 浮動閘，至於控至閘是以矽基底層來作，所以浮動閘面積會遠大於整條通道的面積， • 因為多出的浮動閘面積被延伸作為矽基底層的藕合比。 • 這種單複晶矽的快閃記憶體晶胞的寫入與抹除與堆疊式的快閃記憶體晶胞相同，所以 • 它與堆疊式的快閃記憶體晶胞的優點與缺點都差不多一樣。 浮動閘 當成控制閘的矽基底層 二氧化矽，用來隔絕 作控制閘的矽基底層 與晶胞本體的矽基底 n+ n+ p sub

31. Read Disturb and Program Disturb • 快閃記憶體對於可靠性的要求遠比DRAM、SRAM或mask ROM來的高，因此困難度 • 也是一般的memory中最高的。 • read disturb fail • read disturb是指閘極的電壓太高，或者 • 浮動閘上面的氧化矽或絕緣層的絕緣效 • 果不足，使得浮動閘內的電子跑到控制 • 閘內（如下圖），或者把通道的電子或 • 源（汲）極內的電子或電洞吸引到浮動 • 閘內，造成儲存的資料改變，這些都被 • 稱為read disturb。 • program disturb （drain disturb） • 由於兩個晶胞會共用一條汲極，如下圖，假設 • 下圖的兩個晶胞都是保持載在低截止電壓，若 • 現在要寫資料到左邊的晶胞，所以Gate 1加了 • 5伏，Gate 2 接地；共用的汲極為 12伏，其它 • 的源極都是接地，所以晶胞一導通，並且保持 • 在飽合區，而晶胞二由於閘極為低電壓而不導 • 通，所以理論上是沒有電流流通，但若晶胞二 • 發生碰透（punch-through）或發生回彈式崩潰 • （snap-back breakdown），汲極與源極間將產 • 生大量的電流，可能因此造成少數的電子因而 • 得以跑到浮動閘內，形成高截止電壓狀態。 Gate 1（5v） Gate 2（0v） + bias（read） Gate Drain（12v） Source（0v） Source（0v） Source Drain ---------- ---------- ---------- ------------- ------------- e－ n+ n+ n+ n+ n+ punch Cell 1 Cell 2 Read disturb Program disturb

32. 過渡抹除效應 • 當抹除時，若閘極加的偏壓過高，或者抹除偏壓的時間太久，晶胞可能就有過度 • 抹除的問題，也就是晶胞的通道永遠呈現導通（Normal ON）的狀況（請看下圖）。 • 晶胞若為分裂閘極式類型（Split Gate），則不會發生過度抹除的問題（請看右下圖） • 。因為分裂閘的A部份（請看右下圖）並沒有浮動閘， 所以沒有過度抹除的問題。 • 發生過度抹除的問題，可能將造成NOR陣列結構的晶胞產生整條位元線的錯誤（Bit • line fail），但對於NAND陣列結構的晶胞，則是不會有任何影響。 0v Gate Gate Source Drain Source Drain A +++++++++ ++++++ B n+ n+ n+ n+ normal on Over erase OFF state

33. Over Erase Bit Line Fail（NOR Structure） Vc Vc Vc Vc Vc Vc W/L 3 =H W/L1 =L W/L5=L W/L2 =L W/L4 =L W/L0=L B/L0 B/L1=0V QB QA B/L2 ：current path ： selected cell ：over erase cell B/L3 B/L4 B/L5

34. Over Erase Bit Line Fail（續） • 當發生過度抹除時， 對於堆疊式晶胞會發生整條位元線上的記憶體晶胞都會發生 • 錯誤的問題， 在上一頁的圖中可以看到被畫橙色圓圈圈到的記憶電晶體晶胞就是 • 發生過度抹除的晶胞， 而被畫紅色圓圈圈到的記憶體晶胞QB就是想要讀取其資料 • 的晶胞，所以除了W/L3接到高電位之外，其它的字線（ word line）都是接到低電 • 位，理論上，B/L1讀出的資料應該要由QB來決定，但是由於QA處於過度抹除的狀 • 態，所以保持在normal on，因此B/L1讀出的資料都是與被選到的晶胞無關，而是 • 被QA影響而代表低電位的“0” 。

35. Over Program Bit Line Fail（NAND Structure） VC VC VC VC VC VC W/L0=H QA ：current path ： selected cell ：over erase cell W/L1 =H W/L2 =H QB W/L3 =L W/L4 =H W/L5 =H W/L6 =H B/L0 B/L3 B/L1 B/L4 B/L5 B/L2=H

36. Over Program Bit Line Fail（續） • 當發生過度寫入時，對於堆疊式與分裂式的晶胞都會發生整條位元線上的記憶體 • 晶胞都會發生錯誤的問題， 在上一頁的圖中可以看到被畫橙色圓圈圈到的記憶晶 • 胞就是發生過度寫入的晶胞， 而被畫紅色圓圈圈到的記憶體晶胞 QB 就是想要讀 • 取其資料的晶胞，所以除了 W/L3 接到低電位之外，其它的字線（ word line）都 • 是接到高電位，理論上，B/L2讀出的資料應該要由QB來決定，但是由於 QA 處於 • 過度寫入的狀態，所以保持在 normal off，因此 B/L1讀出的資料永遠與被選到的 • 晶胞無關，而是被QA影響而代表高電位的“1” 。

37. Threshold Voltage Distribution after P/E • 由於製程上或多或少的差異，使得記憶積體電路的容量越大，發生差異性的晶胞 • 會越多，所以在每一次發生寫入或抹除動作，都會有所謂的邊際位元（tail bits） • ，這些邊際位元隨製程的不穩定度的增加與記憶積體電路的記憶容量增加而增加 • ，下圖可以看到不論是在寫入狀態還是抹除狀態，都有邊際位元的問題，部份抹 • 除狀態的邊際位元甚至有截止電壓小於零的情形，這些邊際位元會造成積體電路 • 在抹寫時產生位元線發生錯誤的問題！ 3V 3.6V erase state program state Cells Number Threshold Voltage(V) Over Erase Fail over program fail

38. One Time Programming（OTP） • 當快閃記憶體的品質無法滿足規格（ spec ）時（ 大多都是重覆抹寫的次數無法超過 • 100次或更低的時候），這些快閃記憶體就被當成次級品（ down grade）以比較低的 • 價位出售，用在資料比較不會常常變動的應用上，例如被當成 mask ROM 來用，在 • 某方面而言，這是極不符合經濟效益的，但，與其把它們報廢，不如還拿來作最後的 • 剩餘價值的利用，只是一般廠商都會特別註明該批產品僅能寫入一次，以保證客戶使 • 用上不會出現任何的問題。 • 對於OTP而言，若客戶把它拿來重覆改寫資料，並不表示一定會會出問題，只是OTP • 的意思表示這批快閃記憶體的品質無法滿足規格上重覆抹寫的次數而以。

39. Flash Reliability Issues • Data Retention：oxide damage leakage  charges lost • Chips were programmed all high threshold，baking（250℃）by high temperature • and check the data all of the cells • Cycling endurance test： “High” cycling fail “Low”

40. Flash Cycling Endurance Fail Issues • 由於快閃晶胞的重覆抹寫次數可靠性試驗失效大多都發生在抹除狀態（low threshold • state），對於發生在寫入狀態失效原因常常是因為電荷失去（charges lost）的問題， • 例如儲存的電子因為氧化層的品質而逃逸掉，造成截止電壓無法被寫為高截止電壓狀 • 態，通常這個問題也常常伴隨著資料保存（data retention）的問題。 • 對於發生在抹除狀態試驗失效的原因有很多，在此提出兩個例子： • ①電子被介於浮動閘與矽基底層的二氧化矽層陷住（trapped），電子在越靠近矽基底 • 層的二氧化矽層，影響會越大，因為： • 所以當電荷越接近矽基底層，造成截止電壓增加的也會越大！因此一旦受陷的電子 • 增加超過一定的量以上，截止電壓將無法再回復到代表低截止電壓的邏輯電位以下 • 了！ • ②電子被介於浮動閘與矽基底層的二氧化矽層陷住，當電子的數目多到足以形成類似 • 一面電子平板，把來自汲極或基底層的正電場擋住時（遮敝效應），浮動閘內的電 • 子因此感應不到汲極或基底層的正電場而無法產生抹除效果，因此發生電子無法抹 • 除的錯誤。 d 1 n ( ) ∫ D = r V x x dx T C d i 0

41. 改善快閃記憶體晶胞的重覆抹寫次數 • 目前改善重覆抹寫次數最好的方法是改善氧化矽的品質，常可見的方法有： • ①利用N2O對二氧化矽做回火處理：因為N2O對二氧化矽的價鍵有改善的功能。 • ②減少電子在二氧化矽層被捕獲的機率，例如把二氧化矽層的厚度減低，以減少電 • 子被捕獲的機率，不過此舉可能造成跨在二氧化矽的電場過高，反而容易造成氧 • 化層崩潰的問題。 • ③透過提高電場的方式，使得氧化層可以忍受更多陷在氧化層的熱電子，所以重覆 • 抹寫的次數可以更多。 • ④直接變更晶胞的架構，例如像 PMC公司發展的 p channel型的快閃晶胞，它比較 • 沒有電洞捕獲的問題，所以理論上，它這方面的可靠性問題應該比較好一些。 • ⑤儘量不要讓寫入電子區域的氧化層也與抹除時的電子的路徑區域重疊，以減少重 • 覆受損的機會。 • ⑥請看下圖，把局部的抹除方式改成以通道均勻全面的抹除方法，以增加抹除的路 • 徑外，減少重覆受損的機率。 Gate Gate Source Drain Source Drain ------------- ------------- ------------- ------------- n+ n+ n+ n+ drain side erase channel erase

42. HDROM 高密度型新快閃記憶晶胞

43. HDROM的特色： • 專門針對高密度需求所發明的快閃記憶體，它的特色如下： • 每一個電晶體可以儲存三個位元 • 每一個電晶體的面積比傳統快閃記憶晶胞小 • 晶胞沒有過度抹除(over erase)的問題，並不利用多邏輯階方式來增加每一電晶體所 • 能儲存的位元數目 • HDROM缺點： • 製程比堆疊式晶胞複雜 • 電路比較複雜 • HDROM發明背景 • 由於未來快閃記憶晶胞往高密度發展是必然的趨勢，而且需求量也會越來越高，因 • 此可以預測的到高密度快閃記憶晶胞將主宰整個快閃記憶體領域。 • 傳統的快閃記憶晶胞特色是︰ • 平面方向結構，如堆疊型(stack gate) ，分裂控制閘型(split gate) ；常用在內崁式快閃記憶體的單一多晶矽型(single poly)或MNOS都是把電子打入浮動閘，藉以改變臨界電壓

44. HDROM晶胞截面圖與俯視圖 HDROM晶胞是採用垂直式的電晶體結構所組成，由於每一根“柱子”都有四個面，但是由於每一個電晶體的基板(substrate)必需保持與源極的等電位，所以必須用到其中的一個“面”，所以每一根柱子只能作三個晶胞！

45. HDROM剖面結構圖(1)(X軸方向) common control gate3 common control gate 2 common control gate 0 cell 2 cell 3 common control gate 1 cell 1 drain2 drain3 drain1 n+ n+ p p n+ p n+ floating gate (poly1) p wafer control gate(poly 2) n+ as source

46. HDROM剖面結構圖(2) (Y軸方向) common control gate 5 common control gate 4 cell 1 cell 2 cell 3 drain2 drain3 drain1 p p p metal metal n+ p wafer

47. GND Bit line 控制閘 GND Word line

48. HDROM等效電路圖 control gate 1 Q1Q2Q3 control gate 2 control gate 3

49. 晶胞陣列電路圖

50. Lay-out的注意事項 • HDROM的cell array注意要點有 : • bit line 的規劃是每接一個位元，就要跳接一個位元 • 由於是三位元架構，所以word line必需以立體方式分三層poly • 堆疊上去 • 由於是立體的架構，所以金屬線必需以立體方式分三層metal • 堆疊上去