集成电路分类

1. 集成电路分类 1、按门的数量： 小规模集成电路（SSI） 中规模集成电路（MSI） 大规模集成电路（LSI） 超大规模集成电路（VLSI） 巨大规模集成电路（GSI）

2. 集成电路分类 2、按器件结构分类： 双极集成电路、MOS集成电路、BiMOS集成电路 3、按基片材料 单片集成电路、混合集成电路 4、按电路功能 数字集成电路、模拟集成电路、数模混合集成电路 5、按应用领域 标准通用集成电路、专用集成电路（系统集成电路属于专用集成电路）

3. 集成电路设计步骤 1、传统的自底向上（Bottom-Up）设计方法 设计流程： 　底层工艺-〉单元设计-〉功能块-〉子系统设计-〉整个系统设计 2、自顶向下（Top-Down）设计方法 （主流设计方法） 设计流程： 行为设计-〉结构设计-〉系统划分-〉电路图/逻辑图-〉版图设计验证-〉后仿真

4. 自顶向下设计步骤

5. 设计方法 1、全制定设计方法（Full-Custom Design Approach) • 特点：完全是由用户设计师根据所选定的生产工艺按自己 的要求独立地进行集成电路产品设计。 • 优点：得到最高速度、最低功耗和最省面积的芯片设计 • 缺点：花费大量的人力、物力和时间 • 模拟集成电路常常采用的方法 2、半定制设计方法（Semi-Custom Design Approach) ----基于制造商预先准备好母片上的设计

6. 半定制设计方法 1）门阵列设计法 • 特点： 形状和尺寸相同的单元排成阵列 固定高度的布线通道 • 优点：设计周期大大缩短 设计成本大大下降 • 缺点：灵活性低、门利用率不高、易造 成芯片面积的浪费

7. 半定制设计方法 2）门海设计方法 • 特点: 　基本的单元（不共栅的P管和N管）铺满整个芯片（除I/O区外 ）； 基本单元之间无氧化隔离区； 布线通道不固定（可将基本单元链改成无用器件区走线） • 优点： （相对门阵列法）门利用率较高、集成密 度大、布线灵活、布通率高 • 缺点： 　 面积浪费（原因：通道数）； 门利用率不高（原因：晶体管）

8. 集成电路设计方法 3）标准单元设计法 • 特点： 　基本单元调用法 各个单元具有同一高度(版图尺寸），但是宽度不等。 设计好的单元--->物理单元库；单元的逻辑符号和电学符号---〉逻辑库 布线通道可调整 • 优点：（比较门阵列法） ----芯片的利用率高。（芯片中没有无用的单元和晶体管） ----保证100%的连续布通率。 ----可获得较佳的电路性能。（单元能根据设计要求临时改动并加入设计库） ----可与全定制设计法结合，在芯片内放入宏单元和功能块

9. 集成电路设计方法 • 不足：原始投资大。（单元库的建立和修改） 成本较高。（掩模版全部定制，芯片的加工） 4）积木块设计方法（BBL-Building Block Layout)(通用单元设计法） • 特点（比较标准单元法）： ----不要求单元等高和等宽，每个单元可根据最合理的情况单独进行版图设计。 ----布线通道不统一，根据需要加以分配。 ----积木块单元通常是较大规模的功能模块。 • 优点：灵活性大 • 缺点：自动布线比较困难

10. 集成电路设计方法 5）可编程逻辑器件设计方法（PLD) • PLD的分类：简单PLD和复杂PLD • 简单PLD分类：可编程只读存储器（PROM) 可编程逻辑阵列 (PLA) 可编程阵列逻辑（PAL) 通用可编程阵列逻辑（GAL) • 大容量PLD分类：复杂可编程逻辑器件（CPLD) 现场可编程门阵列（FPGA)

11. 工具软件 • Synopsys EDA软件 • Mentor Graphics EDA软件 • Zeni EDA软件 • Cadence EDA软件

12. Cadence的主要工具和作用 • Language ：Skill • Verilog-xl : Simulation tool • Preview , Silicon Ensemble :Layout , placement routing tool • Composer : Electric circuit diagram design tool • Analog Artist : Analogy circuit simulation tool • Virtuoso Layout Editor : Layout design tool • Dracula，Diva : Layout verification tool

13. Cadence的主要工具和作用

14. 金属导体在集成电路工艺中的作用 • Al 、Au、Cu 1、构成低值电阻； 2、构成电容元件的极板； 3、构成电感元件的绕线； 4、构成传输线的导体结构； 5、与轻掺杂半导体构成肖特基接触； 6、与重掺杂半导体构成电极的欧姆接触； 7、构成元器件之间的互连； 8、构成与外界焊接用的焊盘；

15. 半导体在集成电路工艺中的作用 • SiO2、SiON、Si3N4 1、构成电容的介质； 2、构成MOS器件的栅绝缘层； 3、构成元件和互连线之间的横向隔离； 4、构成工艺层面之间的垂直向隔离； 5、构成防止表面机械损伤和化学污染的钝 　　化层

16. 半导体基础知识 1、本征半导体 它是一种完全纯净的、结构完整的半导体晶体。电子和空穴的数量相同。 2、杂质半导体 1）N型半导体 在本征半导体中掺入五价元素如磷、砷 空穴为少数载流子，电子为多数载流子。 2）P型半导体 在本征半导体中掺入三价元素如硼、铝 空穴为多数载流子，电子为少数载流子。

17. 金属半导体接触 1、肖特基接触： 　若载子穿越接面时有能量障壁(energy barrier)，不符合欧姆定律；轻掺杂实现 2、欧姆接触： 　指载子穿越接面时不会有能量障壁(energy barrier)，所以电性符合欧姆定律；重掺杂实现

18. 金属半导体场效应晶体管 1、两种类型的MESFET：增强型和耗尽型 • 增强型：沟道在零偏压情况下断开 • 耗尽型：沟道在零偏压情况下开启 2、作为控制端的栅极对MESFET的性能起着重要作用，栅长（即栅极金属层从源极到漏极方向上的尺寸）越短，器件速度越快。

19. MOS晶体管 1、基本结构和电路符号

20. MOS晶体管 2、工作原理 • MOS晶体管其核心结构是由导体、绝缘体与构成管子衬底的掺杂半导体，这三层材料叠在一起组成的。这一结构的基本作用是：在半导体的表面感应出与原掺杂类型相反的载流子，形成一条导电沟道。 • 以NMOS管为例：它的半导体部分的结构包含两个N型硅的扩散区隔开的P型硅区域。作为完整器件，N型硅的扩散区分别通过与金属半导体的欧姆接触，形成源极和漏极。 • PMOS与NMOS有类似的工作原理。 • 在MOS结构中，栅极作为控制极，它控制着漏极与源极间的沟道电流，应具有导体的性质。

21. MOSFET的伏安特性:电容结构 • 当栅极不加电压或加负电压时，栅极下面的区域保持P型导电类型，漏和源之间等效于一对背靠背的二极管，当漏源电极之间加上电压时，除了PN结的漏电流之外，不会有更多电流形成。 • 当栅极上的正电压不断升高时，P型区内的空穴被不断地排斥到衬底方向。当栅极上的电压超过阈值电压VT，在栅极下的P型区域内就形成电子分布，建立起反型层，即N型层，把同为N型的源、漏扩散区连成一体，形成从漏极到源极的导电沟道。这时，栅极电压所感应的电荷Q为， Q=CVge 式中Vge是栅极有效控制电压

22. MOS电容特性 1、当Vgs<0时，栅极上的负电荷吸引了P型衬底中的多数载流子—空穴，使它们聚集在Si表面上。这些正电荷在数量上与栅极上的负电荷相等，于是在Si表面和栅极之间，形成了以SiO2为介质的平板电容器，其容量为， tox是厚度，单位是cm。

23. MOS电容—SiO2和耗尽层介质电容 2、当Vgs>0时，栅极上的正电荷排斥了Si中的空穴，在栅极下面的Si表面上，形成了一个耗尽区。 耗尽区中没有可以自由活动的载流子，只有空穴被赶走后剩下的固定的负电荷。这些束缚电荷是分布在厚度为Xp的整个耗尽区内，而栅极上的正电荷则集中在栅极表面。这说明了MOS电容器可以看成两个电容器的串联。 • 以SiO2为介质的电容器——Cox • 以耗尽层为介质的电容器——CSi 总电容C为: 比原来的Cox要小些。

24. MOS电容—耗尽层电容特性 3、随着Vgs的增大，排斥掉更多的空穴，耗尽层厚度Xp增大，耗尽层上的电压降就增大，因而耗尽层电容CSi就减小。耗尽层上的电压降的增大，实际上就意味着Si表面电位势垒的下降，意味着Si表面能级的下降。 • 一旦Si表面能级下降到P型衬底的费米能级，Si表面的半导体呈中性。这时，在Si表面，电子浓度与空穴浓度相等，成为本征半导体。

25. MOS电容—耗尽层电容特性(续) 4、若Vgs再增大，排斥掉更多的空穴，吸引了更多的电子，使得Si表面电位下降，能级下降，达到低于P型衬底的费米能级。这时，Si表面的电子浓度超过了空穴的浓度，半导体呈N型，这就是反型层。不过，它只是一种弱反型层。因为这时电子的浓度还低于原来空穴的浓度。 随着反型层的形成，来自栅极正电荷发出的电力线，已部分地落在这些电子上，耗尽层厚度的增加就减慢了，相应的MOS电容CSi的减小也减慢了。

26. MOS电容——最小值 5、 当Vgs增加，达到VT值，Si表面电位的下降，能级下降已达到P型衬底的费米能级与本征半导体能级差的二倍。它不仅抵消了空穴，成为本征半导体，而且在形成的反型层中，电子浓度已达到原先的空穴浓度这样的反型层就是强反型层。显然，耗尽层厚度不再增加，CSi也不再减小。这样， 就达到最小值Cmin。 最小的CSi是由最大的耗尽层厚度Xpmax计算出来的

27. MOS电容—凹谷特性 6、 当Vgs继续增大，反型层中电子的浓度增加，来自栅极正电荷的电力线，部分落在这些电子上，落在耗尽层束缚电子上的电力线数目就有所减少。情况很复杂，但是，耗尽层电容将增大，两个电容串联后，C将增加。当Vgs足够大时，反型层中的电子浓度已大到能起到屏蔽作用，全部的电力线落在电子上。这时，反型层中的电子将成为一种镜面反射，感应全部负电荷，于是，C = Cox。电容曲线出现了凹谷形。

28. 外延的种类 1、气相外延生长(VPE: Vapor Phase Epitaxy) 2、金属有机物气相外延生长（MOVPE: Metalorganic Vapor Phase Epitaxy） 3、分子束外延生长 (MBE: Molecular Beam Epitaxy)

29. 掩膜 • 掩膜是用石英玻璃做成的均匀平坦的薄片，表面上涂一层600800Å厚的Cr层，使其表面光洁度更高。称之为铬板，Cr mask。

30. 光刻步骤 一、晶圆涂光刻胶： • 清洗晶圆，在200C温度下烘干1小时。目的是防止水汽引起光刻胶薄膜出现缺陷。 • 待晶圆冷却下来，立即涂光刻胶。 • 光刻胶有两种：正性(positive)与负性(negative)。正性胶显影后去除的是经曝光的区域的光刻胶，负性胶显影后去除的是未经曝光的区域的光刻胶。 • 正性胶适合作窗口结构, 如接触孔, 焊盘等，而负性胶适用于做长条形状如多晶硅和金属布线等。 • 常用OMR83,负片型。 • 光刻胶对大部分可见光灵敏，对黄光不灵敏，可在黄光下操作。 • 再烘晶圆再烘，将溶剂蒸发掉，准备曝光

31. 光刻步骤 二、曝光: 光源可以是可见光,紫外线, X射 线和电子束。 光量，时间取决于光刻胶的型号，厚度和成像深度。 三、显影: 晶圆用真空吸盘吸牢，高速旋转，将显影液喷射到晶圆上。显影后，用清洁液喷洗。 四、烘干: 将显影液和清洁液全部

32. 掺杂 １、掺杂的两种方法： • 热扩散掺杂：扩散过程中，温度与时间是两个关键参数。 • 离子注入法

33. 离子注入法的优缺点 • 优点： • 掺杂的过程可通过调整杂质剂量及能量来精确的控制，杂质分布的均匀。 • 可进行小剂量的掺杂。 • 可进行极小深度的掺杂。 • 较低的工艺温度，故光刻胶可用作掩膜。 • 可供掺杂的离子种类较多，离子注入法也可用于制作隔离岛。在这种工艺中，器件表面的导电层被注入的离子（如Ｏ+）破坏，形成了绝缘区。 • 缺点： • 费用高昂 • 在大剂量注入时半导体晶格会被严重破坏并很难恢复

34. 绝缘层形成 1、硅局部氧化隔离LOCOS （Local Oxidation on Silicon） • 利用光刻刻蚀技术在硅表面的氮化硅上开出氧化窗口，利用氮化硅的掩膜作用在1000度下对没有氮化硅覆盖的场区进行氧化。 • 优点：与背对背的PN结隔离相比，LOCOS法隔离的器件里的寄生电容要小很多。 • 缺点：1、氧化层表面高出硅表面，形成一定程度的不平坦，给后续工艺带来不利影响。2、横向的氧化生长将向器件的有源区延伸，形成所谓的“鸟嘴”现象。 • 场氧、栅氧

35. 绝缘层形成 2、浅沟隔离STI(Shallow Trench Isolation) • STI是一种平坦的、无“鸟嘴”现象的隔离技术。 • 优点： 1、低温工艺（增加产量，降低成本）。 2、保证了器件的有源区面积 。 3、改善了最小隔离间隔和结电容。

36. 金属层形成 • IC 技术中金属层有三个功能： • 形成器件本身的接触线; • 形成器件间的互联线; • 形成焊盘。 • 根据不同的功能的需要，在先进的IC技术里采用多层布线系统。其目的是提高芯片的速度和密度，尽可能减少寄生参数的影响，从而提高可靠性。

37. 金属层的制作方法 • 蒸发法 通过控制基质材料的温度和蒸发室的压力，使欲淀积的材料汽化，当发生再凝结时，就形成了蒸发膜。 如导电膜—铝膜 • 溅射法 用高能离子轰击溅射材料，撞击出分子团，这些分子团被吸附在衬底的表面形成薄膜。 • 电镀法 用来加厚金属，形成1um以上厚度的金属层。

38. 两层与多层金属布线 • VLSI至少采用两层金属布线。 • Mental1主要用于器件各个极的接触点及器件 间的部分连线，这层金属通常较薄， 较窄，间距较小。 • Mental2主要用于器件间及器件与焊盘间的互 联，并形成传输线。 • 寄生电容大部分由两层金属及其间的隔离层形成。

39. NPN三极管剖面图

40. 早期双极性Si晶体管工艺流程 • 1、衬底选择 • 2、第一次光刻——N+隐埋层扩散孔光刻 埋层作用 • 3、外延层淀积——N- • 4、第二次光刻——P+隔离扩散孔光刻 隔离岛的形成 • 5、第三次光刻——P型基区扩散孔光刻 • 6、第四次光刻——N+发射区扩散孔光刻，包括集电极光刻 • 7、第五次光刻——引线接触孔光刻 • 8、第六次光刻——金属化内连线光刻

41. GaAs基MESFET的基本结构中文图在书Ｐ５２

42. 说明 • N型GaAs薄层-有源层：可采用液相外延（LPE）、汽相外延(VPE)、分子束外延（MBE）三种方法沉积形成。 • 有源层两侧的金属-金锗合金，通过沉积而成，与有源层形成欧姆接触。即源漏结构。 • 沟道中间区域上的金属层通常是金或合金，与有源层形成肖特基接触。

43. 简单HEMT的层结构中文图见书Ｐ５３

44. 说明 • 在半绝缘GaAs衬底上，一层薄的没有掺杂的GaAs层被一层薄掺杂的AlGaAs层覆盖。 • 金属分别形成肖特基接触，构成源漏。形成欧姆接触，构成栅极。 • 由于GaAs<AlGaAs(禁带宽度），AlGaAs层的电子会进入没有掺杂的GaAs里，并留在界面处，形成二维的电子气。 • 比较MESFET,HEMT有更强的电子移动能力。 • 近十年来，HEMT发展很快，由于栅长正比于传输频率，现在在致力于减小栅长。

45. CMOS的基本制造工艺具体流程图见书56页 1、衬底准备、衬底氧化，生长Si3N4。 2、光刻P阱，形成阱版，在P阱区腐蚀Si3N4， P阱注入。 3、去光刻胶，P阱扩散并生长SiO2 4、腐蚀Si3N4，N阱注入并扩散 5、有源区衬底氧化，生长Si3N4，有源区光刻 和腐蚀，形成有源区版。 6、N管场注入光刻，N管注入

46. CMOS的基本制造工艺 7、场区氧化，有源区Si3N4和SiO2腐蚀，栅氧化，沟道掺杂。 8、多晶硅淀积、掺杂、光刻和腐蚀，形成多晶硅版 9、NMOS管光刻和注入硼，形成N＋版 10、PMOS管光刻和注入磷，形成P＋版 11、硅表面生长SiO2薄膜 12、接触孔光刻、腐蚀 13、淀积铝，反刻铝，形成铝连线。

47. 一层多晶硅,一层金属, n型衬底CMOS的掩膜和典型工艺流程

48. 典型1P2M n阱CMOS工艺主要步骤

49. 自对准技术 • 自对准是一种圆晶片上用单个掩膜形成不同区域的多层结构的技术，它消除了用多片掩膜引起的对准误差。 • 应用最为广泛的例子是在多晶硅栅MOS工艺中，利用多晶硅栅极对栅氧化层的掩蔽作用，实现自对准的源极和漏极的离子注入。 • 一箭三雕：多晶硅条挡住离子栅极下结构注入；使离子对半导体的注入正好发生在它的两侧，实现自对准；使半绝缘的多晶硅变成低电阻率的导体

50. E-/D-NMOS和E-PMOS的电路符号