第 3 章组合逻辑电路

第3章组合逻辑电路 • 学习要点： • 组合电路的分析方法和设计方法 • 利用数据选择器和可编程逻辑器件进行　　　　　　　逻辑设计的方法 • 加法器、编码器、译码器等中规模集成电路的逻辑功能和使用方法

第3章组合逻辑电路 3.1组合逻辑电路的分析与设计方法 3.2 加法器 3.3 数值比较器 3.4 编码器 3.5 译码器 3.6 数据选择器 3.7 数据分配器 3.8 只读存储器(ROM) 3.9 可编程逻辑器件(PLD) 退出

3.1 组合逻辑电路的分析与设计方法 3.1.1 组合逻辑电路的分析方法 3.1.2 组合逻辑电路的设计方法 3.1.3 组合逻辑电路中的竞争冒险退出

组合电路：输出仅由输入决定，与电路当前状态无关；电路结构中无反馈环路（无记忆）组合电路：输出仅由输入决定，与电路当前状态无关；电路结构中无反馈环路（无记忆）

3.1.1 组合逻辑电路的分析方法 逻辑图从输入到输出逐级写出 1 1 逻辑表达式化简 2 2 最简与或表达式

最简与或表达式 3 3 当输入A、B、C中有2个或3个为1时，输出Y为1，否则输出Y为0。所以这个电路实际上是一种3人表决用的组合电路：只要有2票或3票同意，表决就通过。真值表 4 4 电路的逻辑功能

例：逻辑图逻辑表达式最简与或表达式

真值表 电路的逻辑功能　　电路的输出Y只与输入A、B有关，而与输入C无关。Y和A、B的逻辑关系为：A、B中只要一个为0，Y=1；A、B全为1时，Y=0。所以Y和A、B的逻辑关系为与非运算的关系。用与非门实现

3.1.2 组合逻辑电路的设计方法 例：设计一个楼上、楼下开关的控制逻辑电路来控制楼梯上的路灯，使之在上楼前，用楼下开关打开电灯，上楼后，用楼上开关关灭电灯；或者在下楼前，用楼上开关打开电灯，下楼后，用楼下开关关灭电灯。电路功能描述 1 穷举法 1 设楼上开关为A，楼下开关为B，灯泡为Y。并设A、B闭合时为1，断开时为0；灯亮时Y为1，灯灭时Y为0。根据逻辑要求列出真值表。真值表

2 2 已为最简与或表达式逻辑表达式或卡诺图用与非门实现化简 3 最简与或表达式 4 用异或门实现逻辑变换 5 逻辑电路图

例：用与非门设计一个举重裁判表决电路。设举重比赛有3个裁判，一个主裁判和两个副裁判。杠铃完全举上的裁决由每一个裁判按一下自己面前的按钮来确定。只有当两个或两个以上裁判判明成功，并且其中有一个为主裁判时，表明成功的灯才亮。例：用与非门设计一个举重裁判表决电路。设举重比赛有3个裁判，一个主裁判和两个副裁判。杠铃完全举上的裁决由每一个裁判按一下自己面前的按钮来确定。只有当两个或两个以上裁判判明成功，并且其中有一个为主裁判时，表明成功的灯才亮。电路功能描述 1 穷举法　　设主裁判为变量A，副裁判分别为B和C；表示成功与否的灯为Y，根据逻辑要求列出真值表。 1 真值表 2 2 逻辑表达式

3 3 卡诺图化简 1 4 1 1 最简与或表达式化简 4 5 Y= AB +AC 5 6 逻辑变换 6 逻辑电路图

3.1.3 组合电路中的竞争冒险 1、产生竞争冒险的原因在组合电路中，当输入信号的状态改变时，输出端可能会出现不正常的干扰信号，使电路产生错误的输出，这种现象称为竞争冒险。产生竞争冒险的原因：主要是门电路的延迟时间产生的。干扰信号

2、消除竞争冒险的方法 有圈相切，则有竞争冒险增加冗余项，消除竞争冒险

本节小结 　①组合电路的特点：在任何时刻的输出只取决于当时的输入信号，而与电路原来所处的状态无关。实现组合电路的基础是逻辑代数和门电路。　②组合电路的逻辑功能可用逻辑图、真值表、逻辑表达式、卡诺图和波形图等5种方法来描述，它们在本质上是相通的，可以互相转换。　③组合电路的设计步骤：逻辑图→写出逻辑表达式→逻辑表达式化简→列出真值表→逻辑功能描述。　④组合电路的设计步骤：列出真值表→写出逻辑表达式或画出卡诺图→逻辑表达式化简和变换→画出逻辑图。　在许多情况下，如果用中、大规模集成电路来实现组合函数，可以取得事半功倍的效果。

3.2 加法器 3.2.1 半加器和全加器 3.2.2 加法器 3.2.3 加法器的应用退出

3.2.1 半加器和全加器 1、半加器能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。本位的和加数向高位的进位

1、全加器 能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。 Ai、Bi：加数， Ci-1：低位来的进位，Si：本位的和， Ci：向高位的进位。

全加器的逻辑图和逻辑符号

用与门和或门实现

先求Si和Ci。为此，合并值为0的最小项。 用与或非门实现再取反，得：

3.2.2 加法器 实现多位二进制数相加的电路称为加法器。 1、串行进位加法器构成：把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。特点：进位信号是由低位向高位逐级传递的，速度不高。

2、并行进位加法器（超前进位加法器） 进位生成项进位传递条件进位表达式和表达式 4位超前进位加法器递推公式

超前进位发生器

集成二进制4位超前进位加法器 加法器的级连

C0-1＝0时，B0=B，电路执行A+B运算；当C0-1＝1时，B1=B，电路执行A－B=A+B运算。C0-1＝0时，B0=B，电路执行A+B运算；当C0-1＝1时，B1=B，电路执行A－B=A+B运算。 3.2.2 加法器的应用 1、8421 BCD码转换为余3码 2、二进制并行加法/减法器 BCD码+0011=余3码

3、二-十进制加法器 修正条件

本节小结 　能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。　能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数的相加，求得和及进位的逻辑电路称为全加器。　实现多位二进制数相加的电路称为加法器。按照进位方式的不同，加法器分为串行进位加法器和超前进位加法器两种。串行进位加法器电路简单、但速度较慢，超前进位加法器速度较快、但电路复杂。　加法器除用来实现两个二进制数相加外，还可用来设计代码转换电路、二进制减法器和十进制加法器等。

3.3 数值比较器 3.3.1 1位数值比较器 3.3.2 4位数值比较器 3.3.3 数值比较器的位数扩展退出

用来完成两个二进制数的大小比较的逻辑电路称为数值比较器，简称比较器。用来完成两个二进制数的大小比较的逻辑电路称为数值比较器，简称比较器。 3.3.1 1位数值比较器设A＞B时L1＝1；A＜B时L2＝1；A＝B时L3＝1。得1位数值比较器的真值表。

逻辑表达式 逻辑图

3.3.2 4位数值比较器

真值表中的输入变量包括A3与B3、A2与B2、A1与B1、A0与B0和A＇与B＇的比较结果，A＇>B＇、A＇<B＇和A＇=B＇。A＇与B＇是另外两个低位数，设置低位数比较结果输入端，是为了能与其它数值比较器连接，以便组成更多位数的数值比较器；3个输出信号　L1(A＞B)、L2(A＜B)、和L3(A＝B)分别表示本级的比较结果。真值表中的输入变量包括A3与B3、A2与B2、A1与B1、A0与B0和A＇与B＇的比较结果，A＇>B＇、A＇<B＇和A＇=B＇。A＇与B＇是另外两个低位数，设置低位数比较结果输入端，是为了能与其它数值比较器连接，以便组成更多位数的数值比较器；3个输出信号　L1(A＞B)、L2(A＜B)、和L3(A＝B)分别表示本级的比较结果。

逻辑图

3.3.3 比较器的级联 集成数值比较器

串联扩展 TTL电路：最低4位的级联输入端A＇>B＇、A＇<B＇和A＇=B＇必须预先分别预置为0、0、1。 CMOS电路：各级的级联输入端A＇>B＇必须预先预置为0，最低4位的级联输入端A＇<B＇和A＇=B＇必须预先预置为0、1。

并联扩展

本节小结 　在各种数字系统尤其是在计算机中，经常需要对两个二进制数进行大小判别，然后根据判别结果转向执行某种操作。用来完成两个二进制数的大小比较的逻辑电路称为数值比较器，简称比较器。在数字电路中，数值比较器的输入是要进行比较的两个二进制数，输出是比较的结果。　利用集成数值比较器的级联输入端，很容易构成更多位数的数值比较器。数值比较器的扩展方式有串联和并联两种。扩展时需注意TTL电路与CMOS电路在连接方式上的区别。　

3.4 编码器 3.4.1 二进制编码器 3.4.2 二-十进制编码器退出

实现编码操作的电路称为编码器。 3.4.1 二进制编码器 1、3位二进制编码器输入8个互斥的信号输出3位二进制代码真值表

逻辑表达式 逻辑图

2、3位二进制优先编码器 在优先编码器中优先级别高的信号排斥级别低的，即具有单方面排斥的特性。设I7的优先级别最高，I6次之，依此类推，I0最低。真值表

逻辑表达式

逻辑图 8线-3线优先编码器如果要求输出、输入均为反变量，则只要在图中的每一个输出端和输入端都加上反相器就可以了。

ST为使能输入端，低电平有效。YS为使能输出端，通常接至低位芯片的端。YS和ST配合可以实现多级编码器之间的优先级别的控制。YEX为扩展输出端，是控制标志。 YEX＝0表示是编码输出； YEX＝1表示不是编码输出。 2、集成3位二进制优先编码器集成3位二进制优先编码器74LS148

集成3位二进制优先编码器74LS148的真值表 输入：逻辑0(低电平）有效输出：逻辑0(低电平）有效

集成3位二进制优先编码器74LS148的级联 16线-4线优先编码器

3.4.2 二-十进制编码器 1、8421 BCD码编码器输入10个互斥的数码输出4位二进制代码真值表

逻辑图 逻辑表达式

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