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采用 数字校准的 图像传感器列级Cyclic ADC

采用 数字校准的 图像传感器列级Cyclic ADC. 姜兆瑞. 一、应用背景. 研究的校准算法应用于 TDI 项目中数字域读出电路所需的列级 Cyclic ADC 中。其主要功能为减小由于 Cyclic 开关电容结构中电容适配以及有限运放增益对 ADC 量化精度的影响。 （不采用校准算法的 Cyclic ADC 有效位数最多可以做到 12bit 左右）. 二、理论分析. 状态 b. 状态 a. 状态 c.

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采用 数字校准的 图像传感器列级Cyclic ADC

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Presentation Transcript

  1. 采用数字校准的图像传感器列级Cyclic ADC 姜兆瑞

  2. 一、应用背景 研究的校准算法应用于TDI项目中数字域读出电路所需的列级Cyclic ADC中。其主要功能为减小由于Cyclic开关电容结构中电容适配以及有限运放增益对ADC量化精度的影响。 （不采用校准算法的Cyclic ADC有效位数最多可以做到12bit左右）

  3. 二、理论分析 状态b 状态a 状态c Cyclic ADC一个转换周期内开始为状态a，然后状态b和c轮流出现，每个状态均完成1.5bits模数转换。项目目前采用的结构为10个cycle完成一次11位的模数转换 。

  4. 二、理论分析 考虑到电容失配以及有限运放增益的影响，对状态b与状态c建立电荷守恒方程，得： 。 状态b： 状态c： 状态b与状态c的量化误差分别与电容C1、C2有关，这增加了算法的复杂度。

  5. 二、理论分析 针对以上分析所修改后的MDAC结构：

  6. 二、理论分析 Cyclic ADC一个转换周期内开始为状态a，对C1注入采样信号，完成1.5bit模数转换；然后为状态b和状态c，两个状态一起完成1.5bit模数转换；该ADC一个量化周期一共完成14次循环。

  7. 二、理论分析 状态a： 状态b： 状态c： （K为-1，0或者+1） Cyclic ADC一个转换周期内开始为状态a，对C1注入采样信号，完成1.5bit模数转换；然后为状态b和状态c，两个状态一起完成1.5bit模数转换；该ADC一个量化周期一共完成14次循环。

  8. 二、理论分析 令G=C1/C3,将每级循环的传输函数表示出来： (1) 由于设计有效位为14bit，因此，对于Vout15，我们设其为0，代入上面方程组，依次向上递推，得： (2) 将上式化为数字形式（对于14bit ADC，可设DrefG=214）： (3)

  9. 二、理论分析 此算法根据Cyclic ADC 传输函数反向运算，因此，要确保传输函数在量化范围之内。考虑到比较器失调以及电荷注入，传输曲线可能无法还原,因此在设计中需要将电容C1做小，使得C1/C3<1，以满足传输曲线不会超出量化范围。 校准算法思路，对于正确的G，输入跳变点电压+0.25 Vref，第一级循环量化输出不论是01，还是10，最终得到的Dout1 是相等的；同理，输入跳变点电压-0.25 Vref，第一级循环量化输出不论是00，还是01，最终得到的Dout 是相等的。

  10. 二、理论分析 校准算法过程如下： （1）输入比较器阈值电压0.25Vref，强迫第一级循环数字输出 为01，得Dout01，对其累加1024次后取均值得S01； （2）输入比较器阈值电压0.25Vref，强迫第一级循环数字输出 为11，得Dout11，对其累加1024次后取均值得S11； （3）对于14bit ADC，比较S11与S01前14位的差是否不大于1， 若是，满足精度要求，存储变量M，校准结束，进入正常工 作状态，若不是，迭代M，重复过程（1）（2）（3）； （4）若对于可变范围内所有M值均无法满足（3）要求，即将（3） 中条件改为比较位数减1，若收敛，则ADC实际有效位为 （14-n）bit； （5）若对于前10位进行比较仍不满足精度要求，则跳出校准，校 准失败。

  11. 三、优越性 该校准算法由在Pipelined ADC中应用的校准算法中，根据Cyclic的结构改变而来，并将其用于对图像传感器列级Cyclic ADC中。 （1）将数字校准算法引入图像传感器列级ADC中； （2）对于图像传感器列级ADC，能够实现较高精度； （3）相比较模拟校准，降低了设计复杂度； （4）校准算法的应用可以消除电容失陪引起的误差，因此在设计中 可以减小负载电容，使得电路功耗降低。

  12. 四、目前进展 1、建模分析： 目前对该算法Cyclic ADC进行了simulink建模与仿真，其结构图与仿真结果为： 仿真条件为信号动态范围为-0.6V到0.6V，实际增益为1.9，比较器失调电压为12mV，电荷注入为0.3mV，仿真结果达到 13.16bit。

  13. 四、目前进展 2、电路设计： 目前对Cyclic ADC完成了MDAC模块以及时序电路的电路变动，整体架构搭建完成。 其量化周期为2.8us，频率为357Ks/s，由于其后面仍然采用一般RSD编码电路，无法消去有限运放增益引起的误差，所以其仿真有效位数为9.83bit，但是证明整体电路结构功能正确。

  14. 四、目前进展 3、后续工作： 电路设计上主要是构造数字校准模块，并开始对改动后的时序及电路结构进行版图上的改动。 数字校准模块的构造，以及论文初稿预计在1周内完成； 校准模块的验证以及抽取网表进行前仿真，预计花费1周； 最终版图制作以及后仿真，预计在4月末完成。

  15. 谢谢

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