SISTEMAS EMBEBIDOS

7. Lenguajes de descripci�n de hardware (HDLs) Estos lenguajes fueron desarrollados para hacer frente a la creciente complejidad de los dise�os. Se puede hacer una analog�a con los que se pueden llamar lenguajes de descripci�n de software. Los HDLs son usados para modelar la arquitectura y comportamiento de sistemas electr�nicos discretos. Se utilizan en la fase de dise�o Necesidad de Simulador l�gico Herramienta necesaria para reproducir el comportamiento del sistema modelado Permite la verificaci�n del sistema dise�ado. Actualmente existen herramientas software que permiten pasar de dichas descripciones a dise�os a nivel de compuertas: S�NTESIS

8. Dominios descriptivos y niveles de abstracci�n Dominios descriptivos: Comportamiento Se realiza la funci�n sin informaci�n de c�mo se hace Estructural Los bloques se conectan mediante interconexiones (netlist o esquemas) F�sico Localizaci�n y propiedades f�sicas reales

9. Dominios descriptivos y niveles de abstracci�n Niveles de abstracci�n: Circuito Valores continuos, todo es electr�nica, tiempo continuo L�gico Valores l�gicos (T,F), s�lo computaci�n, tiempo continuo RT (RegisterTransfer) Palabras con valores discretos, control y procesamiento, tiempo discreto Algor�tmico Estructuras abstractas, dependencias en lugar de tiempo Sistema Relaciones entre subsistemas, s�ncronos y protocolos

10. Dominios descriptivos y niveles de abstracci�n Medidas: Circuito Tiempo de subida y bajada, consumos �rea L�gico Tiempo de conmutaci�n, skew, �rea equivalente RT Tiempo de ciclo, m�rgenes, compuertas equivalentes Algor�tmico Latencia, cadencia de datos, n�mero de m�dulos Sistema Ancho de banda, MIPS.

11. Dominios descriptivos y niveles de abstracci�n Transiciones: S�ntesis/An�lisis Comportamiento ? estructural Optimizaci�n Mejora de una descripci�n sin variar el nivel de abstracci�n Generaci�n/Extracci�n Estructural ? f�sico Refinamiento/Abstracci�n Bajar/Subir el nivel de abstracci�n en el mismo dominio

12. Niveles de dise�o y dominios de representaci�n VHDL: VHSIC, Hardware Description Language VHSIC: Very High Speed Integrated Circuits

13. Lenguajes de descripci�n de hardware (HDLs). S�ntesis l�gica S�ntesis l�gica: Convierte una descripci�n de un sistema digital mediante un HDL en una implementaci�n tecnolog�ca. Descripci�n HDL: library ieee; use ieee.std_logic_1164.all; entity puertas is port ( A, B, C : in std_logic; Y: out std_logic ); end puertas; ARCHITECTURE a of puertas is begin Y <= (A and B) or C; end a;

14. Ventajas del uso de HLDs Soportan tres estilos de descripci�n b�sicos: DESCRIPCI�N COMPORTAMENTAL (behavioral) DESCRIPCI�N DE FLUJO DE DATOS (data-flow) DESCRIPCI�N ESTRUCTURAL (estructural) Un dise�o puede ser descrito con una combinaci�n de los tres estilos. El lenguaje es independiente de la tecnolog�a: El mismo modelo puede ser sintetizado en librer�as de distintos vendedores. Reducci�n de la dependencia con el fabricante de ASICs, ya que la portabilidad a otra tecnolog�a es mucho m�s r�pida. Reutilizar el dise�o en componentes tan distintos como ASICs o FPGAs con un esfuerzo m�nimo.

15. Ventajas del uso de HLDs Se puede verificar la funcionalidad del dise�o muy pronto en el proceso de dise�o. La simulaci�n del dise�o a tan alto nivel, antes de la implementaci�n a nivel de compuertas, permite probar la arquitectura y rectificar decisiones en las primeras fases de dise�o, con un esfuerzo mucho menor que si se realizase en fases posteriores. Sencillez Como la descripci�n se centra m�s en la funcionalidad que en la implementaci�n, resulta m�s sencillo para una persona comprender qu� funci�n realiza el dise�o a partir de una descripci�n HDL que a partir de un esquem�tico de interconexi�n de compuertas Ahorro de tiempo Facilita las correcciones en el dise�o debidas a fallos de dise�o o cambio de especificaciones. La existencia de herramientas comerciales autom�ticas (sintetizadores RTL) que permiten crear descripciones gate-level a partir de los modelos a nivel RTL begin Y <= (A and B) or C; end a;

16. Ventajas del uso de HLDs Los HDL tienen elementos que permiten el dise�o a gran escala, de forma f�cil; por ejemplo, componentes, funciones, procedimientos, paquetes. El lenguaje soporta metodolog�as de dise�o diferentes: top-down, bottom-up, o mixtas. La propia descripci�n en el lenguaje de alto nivel sirve como especificaci�n del comportamiento del sistema a dise�ar (tanto a nivel funcional como las restricciones temporales), y la interface con el resto del sistema. Los modelos descritos con estos lenguajes, pueden ser verificados f�cilmente y de forma precisa por simuladores definidos en base a estos HDL. El lenguaje puede ser usado como un medio de intercambio entre los fabricantes de ASICs y los usuarios de herramientas CAD. El lenguaje soporta jerarqu�a Un sistema digital puede ser modelado como un conjunto de componentes interconectados. A su vez cada componente puede ser modelado como un conjunto de subcomponentes.

17. Ventajas del uso de HLDs El modelo, a trav�s de los atributos, puede contener informaci�n del dise�o en s� mismo, no solo de la funcionalidad: por ejemplo, informaciones tales como el �rea y velocidad. Soporta modelos de tiempos s�ncronos y as�ncronos. Posibilidad de implementar distintas t�cnicas de modelado digital (descripciones de m�quinas de estados finitos (FSM), descripciones algor�tmicas, redes de Petri, y ecuaciones Booleanas El lenguaje es p�blico y "not propietary" (especialmente en el caso del VHDL). Es un est�ndar ANSI e IEEE; por lo tanto, los modelos descritos en estos lenguajes (VHDL o VERILOG) son totalmente portables. La capacidad de definir tipos de datos sofisticados, suministra la potencia de describir y simular nuevos dise�os a un nivel de abstracci�n en el cual a�n no se barajan detalles de la implementaci�n Los gen�ricos y atributos facilitan la descripci�n de modelos parametrizables.

18. Inconvenientes del uso de HDLs Supone un esfuerzo de aprendizaje, ya que pr�cticamente se puede considerar como nueva metodolog�a. Necesaria la adquisici�n de nuevas herramientas: Simuladores Sintetizadores de HDL, teniendo que mantener el resto de las herramientas para otras fases del dise�o. El uso de estos lenguajes hace que involuntariamente se pierda un poco de control sobre el aspecto f�sico del dise�o, d�ndole una mayor importancia a la funcionalidad de dicho dise�o.

19. Lenguajes de Descripci�n de Hardware. En la actualidad se utilizan fundamentalmente VHDL, Verilog y SystemC . Otro HDL, el UDI/L se utiliza exclusivamente en Jap�n. VHDL (Very High Speed Integrated Circuit Hardware Description Language). Nace como proyecto del Departamento de Defensa (DoD) de EEUU (a�o 82) para disponer de una herramienta est�ndar, independiente para la especificaci�n (modelado y/o descripci�n) y documentaci�n de los sistemas electr�nicos. El IEEE lo adopta y estandariza. Verilog: Software de la firma Gateway y posteriormente de Cadence. Est�ndar industrial hasta que apareci� el VHDL como est�ndar IEEE. En 1990 Cadence lo hace p�blico y el IEEE lo estandariza en 1995. SystemC: es una extensi�n del C++, que utiliza unas bibliotecas de clase para describir y simular circuitos digitales. Se public� en 1.999 . Diversos grupos de investigadores empiezan a crear y desarrollar los llamados "lenguajes de descripci�n de hardware" cada uno con sus peculiaridades, buscando una soluci�n a los problemas que presentaba el dise�o de los sistemas complejos. Ejemplos: IDL desarrollado por IBM , TI - HDL de Texas Instruments, ZEUS de General Electric, prototipos de universidades

20. En resumen:�Para qu� sirven los HDL? Sirven para modelar circuitos, para expresar ideas Los modelos se pueden simular para comprobar que se corresponden con la funcionalidad deseada

21. �Para qu� sirven los HDL? Para generar documentaci�n, siempre y cuando los modelos de los circuitos est�n bien comentados. Entity bit8tobcd is Port( clk: in std_logic;--reloj del sistema, para dividir rst: in std_logic; cuenta: out std_logic_vector(1 downto0);--para depurar bitin: in std_logic_vector(7 downto0); --8 bits de entrada seg: out std_logic_vector(6 downto0);--tiempo a iluminar ctrlD: out std_logic_vector(3 downto0; --ctrl de los �nodos bcd: out std_logic_vector(15 downto0)--para depurar ); End bit8tobcd; Para crear bancos de prueba (test- bench), es decir, crear los est�mulos y ver los resultados durante la simulaci�n.

22. �Para qu� sirven los HDL? Los "Test Bench" pueden ser escritos en el mismo lenguaje que con el que han sido modelados los dise�os (HDL). Esto permite un mejor manejo del modelo, ya que se puede asociar el modelo a sus est�mulos de simulaci�n. No limitamos el uso de dichos est�mulos a un determinado simulador, pudiendo ser reutilizados dichos est�mulos aunque se use un simulador distinto. Los retardos de propagaci�n y limitaciones temporales, pueden ser descritos con estos HDL

24. Dispositivos L�gicos Programables Los dispositivos actuales (CPLD y FPGAs) tienen una capacidad l�gica de hasta millones de compuertas, incluyen interfaces programables para varios est�ndares de interface el�ctrica y tienen bloques de funciones especiales embebidos entre la l�gica programable tales como memoria, multiplicadores o CPUs completas Esta gran capacidad y variedad de los dispositivos los hace sumamente �tiles a la hora de crear prototipos, desarrollo r�pido de nuevos productos, para los productos que deben ser reconfigurables por naturaleza o productos que se producen en bajos vol�menes y para los cuales no es econ�micamente viable crear un integrado a medida. Los dispositivos l�gicos programables son circuitos integrados digitales que no tienen una funci�n predefinida por el fabricante. Su funci�n puede ser definida (o programada) por el usuario. Debido a la gran capacidad l�gica que tienen los dispositivos modernos, sistemas completos pueden desarrollarse sobre un solo circuito integrado. Esto da lugar a las denominaciones System�on�a-Programmable Chip, o SoPC (sistema sobre un circuito integrado programable) y System-on-a- Reprogammable Chip (SoRC).

25. Evoluci�n de los Primeros Dispositivos L�gicos Programables Los primeros dispositivos l�gicos programables fueron las memorias PROM. Para ello se utilizan como entradas las l�neas de direcci�n a la memoria. De esta manera la memoria provee una tabla de decodificaci�n completa de las entradas, y puede utilizarse para implementar cualquier funci�n l�gica combinacional. Los primeros dispositivos dise�ados espec�ficamente para implementar funciones digitales programables fueron los PLA, introducidos al mercado en la d�cada de 1970 por Philips. La base te�rica de estos dispositivos es que cualquier ecuaci�n l�gica puede reducirse a una suma de productos. El coraz�n electr�nico de estos dispositivos consiste en un bloque que permite negar las entradas y dos niveles de compuertas: un nivel de compuertas AND y un nivel OR. Mediante fusibles pueden programarse las interconexiones entre las entradas y la l�gica.

26. PAL

27. GAL Los dispositivos denominados GAL son un poco mas complejos que los PAL mencionados anteriormente. Incluyen un nivel de l�gica AND a la entrada y luego un bloque l�gico denominado macrocelda a la salida, en reemplazo del nivel OR. La denominaci�n GAL fue utilizada en principio por Lattice, y luego licenciada a otros fabricantes. La macrocelda de estas GAL se denomina OLMC, por "Output Logic Macro Cell".

28. CPLDs Los CPLDs son dispositivos que combinan varios bloques l�gicos similares a las PAL o GAL con una matriz de interconexi�n programable. Estos dispositivos se fabrican con distintas capacidades para adaptarlos a las necesidades del usuario. Como ejemplo, la familia MAX7000 de alto rendimiento de Altera se manufactura en versiones desde 32 hasta 512 macroceldas, con 36 a 212 entradas/salidas seg�n el dispositivo y empaquetamiento que se elija.

29. CPLDs Como se de las figura, estos dispositivos incluyen adem�s de las macroceldas, un arreglo de interconexi�n programable (PIA), una red de distribuci�n de reloj dedicada y bloques de entrada salida que permiten interfaces compatibles con diferentes est�ndares el�ctricos. Los bloques l�gicos AND y OR est�n ambos incluidos en la macrocelda del dispositivo.

30. FPGAs La arquitectura de una FPGA consiste en arreglos de bloques l�gicos que se comunican entre si a trav�s de canales de conexi�n verticales y horizontales. La principal diferencia entre las FPGA y CPLDs es que en general los bloques l�gicos de las FPGA no implementan la l�gica usando compuertas sino con generadores de funciones. En la siguiente secci�n se estudiar� en mayor detalle la arquitectura de una FPGA t�pica.

31. Elementos del FPGA

32. Bloque L�gico Programable Todas las FPGA tienen alg�n tipo de bloque l�gico programable. Este es el coraz�n de la FPGA, y permite implementar las diferentes funciones l�gicas. Cada CLB esta compuesto por dos bloques iguales denominados �slices�. Cada "slice" contiene dos generadores de funciones y un multiplexor MUXF5. El multiplexor combina los resultados de los generadores de funciones dentro de cada "slice" del CLB. Las dos "slices" est�n unidas por un multiplexor MUXF6, que puede seleccionar la salida de una u otra �slice� hacia la salida del CLB. Esto permite implementar cualquier funci�n de 6 entradas, un multiplexor de 8:1 o determinadas funciones l�gicas de hasta 19 entradas. Adem�s de poder implementarse l�gica combinacional, cada �slice� contiene recursos para implementar circuitos secuenciales y operaciones aritm�ticas eficientes.

33. CLBs

34. Bloque de Entrada / Salida Las interfaces de entrada-salida son otro de los componentes particulares que tienen las FPGAs. La familia de FPGAs Spartan IIe de Xilinx, por ejemplo, divide las entradas/salidas del integrado en bancos que se pueden configurar para tener una interface con l�gica de diferentes est�ndares el�ctricos de manera independiente. Los bancos se configuran aplicando diferentes tensiones de alimentaci�n a los pines denominados VccO y VREF. Al utilizar diferentes valores de VccO para los distintos bancos se podr� tener un sistema con interface a diferentes familias l�gicas dentro de la misma FPGA. Las entradas de reloj est�n asociadas a diferentes bancos de entrada-salida, para permitir que haya diferentes dominios de reloj con interfaces el�ctricas diferentes.

35. Bloque de Entrada / Salida Adem�s de la tensi�n VccO, para varios de las interfaces l�gicas debe configurarse la tensi�n de referencia VREF y agregarse resistencias de terminaci�n sobre la plaqueta en las entradas-salidas de la FPGA. Cada bloque de entrada-salida tiene una resistencia de �pull-up� y �pull - down� configurables que permiten fijar el valor l�gico mediante programaci�n. Los bloques de entrada-salida de muchas FPGAs tienen elementos de almacenamiento integrados que permiten controlar mejor los tiempos de propagaci�n entre los pines del integrado y la l�gica interna. Adem�s cada bloque de entrada-salida cuenta con �buffers� programables que pueden configurarse para tres estados y colocar la salidas de la FPGA en alta impedancia (estado �Z�).

36. Bloque de Control de Reloj El sistema de control del reloj consiste en bloques de control integrados a la red de distribuci�n de reloj. La red de distribuci�n de reloj en las FPGA asegura retardos parejos a todos los bloques l�gicos de la FPGA. Cada fabricante utiliza una arquitectura diferente para el control y distribuci�n de reloj. La familia Spartan IIe de Xilinx tiene bloques espec�ficos para control de reloj denominados DLL (Delay Locked Loop). Estos bloques sincronizan el reloj interno al reloj externo del sistema, controlan el desplazamiento de fase entre los relojes, sincronizan los diferentes dominios de reloj y aseguran un retardo de distribuci�n del reloj pareja para la l�gica interna de la FPGA.

37. Bloque de Control de Reloj La familia Stratix de Altera tiene los bloques de control de reloj. Estos bloques (Enhanced PLL) permiten controlar la fase y frecuencia del reloj, el sistema de distribuci�n de reloj y el est�ndar el�ctrico de interface entre otras cosas

38. Memoria Varias familias de FPGA contienen bloques de memoria embebida integrados con la l�gica programable. En general estos bloques b�sicos de memoria pueden utilizarse en diferentes configuraciones para generar RAMs y ROMs de diferentes tama�os. Adem�s de memorias embebidas, las FPGAs basadas en memoria SRAM pueden usar las tablas LUT de los bloques l�gicos como memoria. Este bloque se denomina BLOCK RAM y es una memoria de puerto dual (dual-port), que puede leerse y escribirse al mismo tiempo. Estos bloques de memoria pueden usarse como memorias de puerto dual, puerto simple, RAMs o ROMs. Para entender la versatilidad de estos bloques de memoria, en la siguiente tabla se muestran las opciones de configuraci�n.

39. Memoria Adem�s de poder configurar cada bloque, varios bloques pueden conectarse utilizando l�gica externa para implementar memorias de otros tama�os y colas FIFO o FILO. La figura muestra un bloque de memoria de Actel, que puede configurarse como memoria de puerto simple, dual o multi-puerto.

40. Bloque de Procesamiento de Se�al Varias FPGA contienen bloques espec�ficos que optimizan en hardware ciertas funciones especiales. Las FPGA de la familia Stratix de Altera, por ejemplo, contienen uno o m�s m�dulos de procesamiento de se�al entre los bloques de l�gica programable de prop�sito general. Estos bloques permiten desarrollar ciertas funciones espec�ficas t�picas de las aplicaciones de procesamiento de se�al de manera muy eficiente. Pueden configurarse de varias maneras diferentes seg�n las necesidades del usuario. Como muestra la figura, este bloque contiene l�gica para implementar operaciones de multiplicaci�n-acumulaci�n que requerir�an de muchos recursos y ciclos de reloj si se implementaran utilizando l�gica de prop�sito general. Al igual que los otros bloques, los bloques espec�ficos pueden interconectarse a los dem�s bloques utilizando la matriz de interconexi�n programable de la FPGA.

41. CPUs Embebidas La familia de FPGAs de Xilinx Virtex II-PRO contiene una CPU Power PC 405 de IBM y l�gica de interconexi�n embebida dentro de l�gica programable. Esto permite utilizar toda la potencia de una CPU integrada con la flexibilidad de los perif�ricos dise�ados mediante l�gica programable. Los bloques espec�ficos integrados en el silicio de las FPGAs se denominan "hardcores". Altera ofrece la FPGA Excalibur que contiene un microcontrolador ARM922T integrado a un costado de l�gica programable. La l�gica programable del Excalibur puede ser de hasta un mill�n de compuertas. El micro es de arquitectura RISC de 32 bits, y puede correr a una frecuencia de reloj de hasta 200 MHz . Por otro lado tambi�n pueden dise�arse microcontroladores o procesadores usando solamente la l�gica de configuraci�n de las FPGAs.

42. Matriz de interconexi�n Para poder implementar circuitos l�gicos, los elementos l�gicos presentados en las secciones anteriores no solo deben configurarse adecuadamente sino que tambi�n deben conectarse entre si. La estructura de interconexi�n interna de un PLD consiste en un conjunto de alambres o trazas que pueden conectarse mediante elementos de conexi�n programables. Las herramientas de �localizaci�n e interconexi�n� (place and route) son las encargadas de decidir en que elementos l�gico se implementar� la l�gica dise�ada por el usuario y como deben programarse las interconexiones para que el dise�o funcione seg�n las especificaciones de tiempo y retardos que se han definido.

43. Matriz de interconexi�n de las FPGA Spartan IIe de Xilinx Estas FPGA tienen dos niveles de interconexi�n. Por un lado tienen una interconexi�n de prop�sito general a trav�s de la matriz de interconexionado general o GRM por sus siglas en ingl�s. Por otro lado contienen recursos de interconexi�n local. Adem�s de los ya mencionados, las FPGA Spartan IIe contienen recursos de interconexi�n dedicados a se�ales de tres estados, de entrada-salida y recursos de interconexi�n global para la distribuci�n de reloj y se�ales espec�ficas. Los recursos de interconexi�n local, mostrados en la Figura 31, permiten hacer las conexiones entre los elementos internos de un bloque l�gico o CLB, como las tablas de b�squeda (LUT), los flip-flop y las realimentaciones dentro del CLB.

44. Matriz de interconexi�n de las FPGA Spartan IIe La mayor parte de las se�ales se conectar�n a trav�s de la matriz general de interconexionado (GRM). Los elementos de la GRM se encuentran entre los CLB, en los canales de interconexi�n horizontales y verticales de la FPGA. Permiten hacer la interconexi�n entre las trazas horizontales y verticales y hacia los CLB. A trav�s de ellos se configuran las conexiones entre CLBs no adyacentes y hacia los bloques de entrada/salida.

45. Granularidad de los Dispositivos L�gicos Programables (PLDs) La granularidad de un dispositivo l�gico programable est� dada por la funcionalidad b�sica que provee cada bloque de configuraci�n l�gica, o la relaci�n entre las celdas l�gicas y los recursos de interconexionado. Algunos par�metros para definir la granularidad de un dispositivo programable son: � N�mero de funciones que puede implementar cada celda l�gica � N�mero de compuertas NAND de dos entradas equivalente por cada celda l�gica � N�mero total de transistores por celda l�gica � �rea total normalizada de l�gica configurable (relaci�n de �rea l�gica/�rea de interconexionado) � N�mero de entradas y salidas por celda l�gica Algunos dispositivos tienen arquitecturas con celdas l�gicas que pueden implementar funciones l�gicas complejas, de varias entradas/salidas. A estas se las denomina de granularidad gruesa. Otras arquitecturas est�n formadas por celdas b�sicas que solo permiten implementar l�gica muy simple. A estas se las denomina de granularidad fina.

46. Granularidad de los Dispositivos L�gicos Programables (PLDs) La granularidad de un dispositivo l�gico influir� en la manera que se implemente una funci�n l�gica dada, en su frecuencia m�xima de funcionamiento y en la utilizaci�n que se hace del dispositivo. Un bloque l�gico grande puede implementar l�gica m�s compleja y por lo tanto se necesitan menos bloques para una funci�n dada. Por otro lado cada bloque consume m�s �rea que puede desaprovecharse. Una arquitectura de granularidad fina ser� t�picamente m�s densa y tendr� menor retardo de interconexi�n entre celda y celda. Sin embargo, para una funci�n dada, se deber�n conectar un mayor n�mero de celdas. En general la mejor granularidad depender� de la aplicaci�n y las restricciones que hay sobre el dise�o.

47. Granularidad de los Dispositivos L�gicos Programables (PLDs) Arquitecturas mixtas � Combinan celdas con granularidad fina y gruesa � Muchas veces tienen recursos de interconexi�n dedicados para cada tipo de celda � Ejemplo: ispXPGA de Lattice Semiconductors Arquitecturas con granularidad fina � Celdas implementan funciones l�gicas parciales de n entradas � Relaci�n de entradas a registros por celda muy baja (2/4 a 1) � Ejemplo: ProAsicPlus de Actel Arquitecturas con granularidad media � Celdas implementan funciones completas de n entradas � Relaci�n de entradas a registros por celda de 6/8 a 1 � Buenas para implementar m�quinas de estado y l�gica secuencial compleja � Ejemplo: Xilinx Spartan 3 Arquitecturas con granularidad gruesa � Celdas estilo PLD de arreglos de t�rminos � Relaci�n de entradas a registros de 32 a 1 � Buenas para l�gica combinacional como decodificaci�n de direcciones, funciones aritm�ticas, � Pobres para arquitecturas con colas (pipelines) � Ejemplo: Altera MAX 3000

48. Tecnolog�a de Configuraci�n de los PLDs La tecnolog�a utilizada para configurar los elementos de un PLD, ya sean los bloques l�gicos o las interconexiones, dependen del fabricante y el dispositivo. Entre los dispositivos reprogramables, se destacan las tecnolog�as EEPROM, SRAM y Flash. Los dispositivos que solo pueden configurarse una vez en general utilizan tecnolog�as de antifusible. Cada tecnolog�a tiene sus ventajas y desventajas respecto a las otras.

49. Tendencias Actuales y Futuras Integraci�n con herramientas y otros software de desarrollo de mayor nivel, como son Matlab y herramientas para el dise�o integrado de software y hardware. (HW-SW co-design). � Integraci�n del manejo de configuraci�n de FPGAs con las herramientas de dise�o de circuitos impresos (PCBs), para poder configurar el interconexionado interno del SoPC de manera integral con el conexionado hacia los componentes externos. � Instrumentos, tales como analizadores l�gicos, que permiten observar la l�gica de interna de las FPGA en tiempo real al mismo tiempo que se observan otras se�ales, externas a la FPGA. � Sistemas con aplicaciones que utilicen la reconfiguraci�n o reprogramaci�n de las FPGAs directamente en el producto final seg�n la necesidad del momento. � Integraci�n de bloques l�gicos programables alrededor de l�gica fija en ASICs o integrados est�ndar. � Desarrollo de FPGAs con mayor capacidad, m�s velocidad, menos consumo de potencia y menor costo. � Integraci�n en hardware sobre las l�gicas programables de bloques espec�ficos como ALUs, componentes para procesamiento digital de se�al, integraci�n con uP y uC, memorias, etc. � Integraci�n y mezcla entre FPGAs y circuitos integrados de prop�sito espec�fico (ASICs). Componentes que pueden pasar directamente de un prototipo sobre una FPGA a un ASIC sin esfuerzo de dise�o adicional. � Cambios en las herramientas de software para tener mayor integraci�n entre los diferentes usuarios y en los distintos pasos del proyecto. Esto incluye el manejo de grupos de trabajo, el manejo de la propiedad intelectual, la documentaci�n de proyectos integrada a las herramientas de dise�o, la transferencia de los dise�os para FPGAs a ASICs, etc.

51. Historia Surge a principios de los �80s del proyecto DARPA (del Departamento de Defensa de los EE.UU.) llamado VHSIC (Very High Speed Integrated Circuits) Se utiliza como forma de describir circuitos integrados: Crisis del ciclo de vida del HW: Cada vez los circuitos integrados eran m�s complejos, y el coste de reponerlos cada vez era mayor, b�sicamente porque no estaban correctamente documentados. VHDL naci� como una manera est�ndar de documentar circuitos. El uso de VHDL permiti� comprobar que el tiempo de dise�o de los circuitos se reduc�a, porque se pod�an crear directamente de su descripci�n: utilidad de la s�ntesis. En 1987 el trabajo se cedi� a la IEEE, y a partir de ese momento es un est�ndar abierto. VHDL: VHSIC Hardware Description Language VHSIC: Very High Speed Integrated Circuits

52. Evoluci�n 1980: El departamento de defensa de los EEUU funda el proyecto para crear un HDL est�ndar dentro del programa VHSIC. 1981: Woods Hole Workshop, reuni�n inicial entre el Gobierno, Universidades e Industria. 1983: Se concedi� a Intermetrics, IBM y Texas Instruments el contrato para desarrollar VHDL. 1985: Versi�n 7.2 de dominio p�blico. 1987: El IEEE lo ratifica como su est�ndar 1076 (VHDL-87). 1993: El lenguaje VHDL fue revisado y ampliado, pasando a ser est�ndar 1076 �93 (VHDL-93). 2000:�ltima modificaci�n de VHDL

53. VHDL: Caracter�sticas Generales VHDL: lenguaje orientado a la descripci�n o modelado de Hardware similar a lenguajes de alto nivel de prop�sito general (ADA en especial): de ellos hereda: Concepto de tipo de datos, con posibilidad de definir nuevos tipos facilita la descripci�n de circuitos con diversos niveles de abstracci�n. Sentencias de control de flujos (if, for while). Junto con la caracter�stica anterior potencia para desarrollar algoritmos. Capacidad de estructurar el c�digo (subprogramas, funciones o procedimiento), permite afrontar algoritmos complejos. Posibilidad de utilizar y desarrollar bibliotecas de dise�o, Incorpora conceptos espec�ficos para el modelado del hardware, como concurrencia y ciclo de simulaci�n.

54. Estado actual y alternativa En la actualidad el dise�o mediante esquemas no es una alternativa realista en ning�n proyecto, por ejemplo Gforce 4 tiene 65 M transistores y 800.000 l�neas de c�digo Verilog. La alternativa est�ndar es usar un HDL Verilog: Costa Oeste de EEUU, para ASICs, menos verboso, m�s parecido a C, menos expresivo. VHDL: Costa Este y Europa, para FPGAs, m�s descriptivo, m�s parecido a PASCAL y ADA, m�s expresivo. El dise�o se sintetiza a partir de un HDL, pero gran parte del dise�o y la verificaci�n se realiza con lenguajes est�ndares C y Matlab VHDL es el est�ndar para FPGAs en proyectos industriales de moderada complejidad.

55. �Futuro? Los lenguajes de descripci�n de hardware tambi�n tienen limitaciones: Metodolog�a de dise�o nueva, exige un cambio de mentalidad con respecto al Software No permiten re usar c�digo SW para HW. Poseen enorme reusabilidad intr�nseca. La decisi�n HW/SW se debe hacer antes de la codificaci�n La simulaci�n es lenta, siempre hay que recurrir a una simulaci�n algor�tmica usando lenguajes SW Como respuesta a esto, hay varias iniciativas para describir HW usando lenguajes de alto nivel, tipo SW Handel-C, System-C Forge (Java) Superlog

56. Estructura de un dise�o en VHDL

57. Elementos de descripci�n VHDL Bibliotecas (Library) Almacenan los elementos de dise�o: tipo de datos, operadores, componentes, objetos, funciones,... Esos elementos de dise�o se organizan en Paquetes Packages: son unidades de almacenamiento de elementos y tienen que hacerse �visibles� para poder ser utilizados . Hay 2 bibliotecas que siempre son visibles por defecto: std (la standard) y work (la de trabajo) y que no es necesario declarar Entidades (Entity) Es el modelo de interfaz de un circuito con el exterior mediante unas terminales de entrada y de salida. Es la caja negra que define las entradas y salidas. Arquitectura (Architecture) Describe el funcionamiento del circuito.

58. Puertos de una entidad Cada una de las posibles conexiones se denomina PORT y consta de: Un nombre, que debe ser �nico dentro de la entidad. Una lista de propiedades, como: la direcci�n del flujo de datos, entrada, salida, bidireccional y se conoce como modo del puerto. los valores que puede tomar el puerto: '0�, '1' o (�Z�), etc ., los valores posibles dependen de lo que se denomina tipo de se�al. Los puertos son una clase especial de se�ales que adem�s a�ade el modo al tipo de se�al e0e2e1salida0salida1caja

59. Modos de un Puerto Indican la direcci�n y si el puerto puede leerse o escribirse dentro de la entidad. IN: Una se�al que entra en la entidad y no sale. La se�al puede ser le�da pero no escrita. OUT: Una se�al que sale fuera de la se�al y no es usada internamente. La se�al no puede ser le�da dentro de la entidad. BUFFER: Una se�al que sale de la entidad y tambi�n es realimentada dentro de la entidad. INOUT: Una se�al que es bidireccional, entrada/salida de la entidad.

60. Estructura de un dise�o en VHDL

61. Declaraci�n de entidad

62. Resumen: Entidad y Arquitectura La entidad se utiliza para hacer una descripci�n "caja negra" del dise�o, s�lo se detalla su interfaz Los contenidos del circuito se modelan dentro de la arquitectura Una entidad puede tener varias arquitecturas Por ejemplo, la descripci�n de comportamiento que ha hecho el dise�ador y el modelo post- layout obtenido despu�s de implementar el chip

63. Invariancias VHDL presenta ciertas invariancias que conviene conocer antes de su utilizaci�n. Invariante a may�sculas, es decir, dos expresiones iguales conteniendo may�sculas y min�sculas son id�nticas. Invariante a los espacios, es decir, dos expresiones iguales conteniendo m�s o menos espacios son id�nticas Los comentarios van detr�s de dos rayas �--�y convienen que sean claros para que las descripciones puedan ser f�cilmente utilizadas por otras personas o por ti mismo. VHDL es relativamente laxo con la utilizaci�n de par�ntesis, una buena idea es utilizar los par�ntesis de manera que una persona la pueda entender con facilidad Cada asignaci�n termina con �;� Cada �if� tiene el correspondiente �then� Cada �if� termina con el correspondiente �endif� Si se necesita �elseif� se utilizar� �elsif� Cada �case� termina con el correspondiente �end case� Cada �loop� termina con el correspondiente �end loop�

64. Identificadores Identificadores. Son las palabras que se utilizan para identificar a las funciones, se�ales, puertos, variables, etc. Es conveniente que dichas palabras proporcionen informaci�n suficiente para que la descripci�n sea f�cilmente reutilizable. El identificador debe dar suficiente informaci�n para su uso . El identificador puede ser tan largo como se quiera, pero un nombre demasiado largo es complicado de utilizar, y demasiado corto quiz� proporcione poca informaci�n. El identificador puede contener cualquier combinaci�n de las letras (A-Z y a-z) n�meros (0-9 ) y el sub-gui�n (�_�) El identificador debe empezar por un car�cter alfab�tico. El identificador no puede termina con el sub-gui�n (�_�)

65. Modelos de descripci�n Comportamental o algor�tmico (behavioral). Especifica c�mo se comportan las salidas con respecto a las entradas. No proporciona al sintetizador informaci�n de c�mo ser� el circuito, siendo �ste el que lo determina. La parte fundamental de este tipo de descripciones es el proceso (process) Flujo de datos (dataflow). Especifica el circuito como una representaci�n concurrente del movimiento de los datos a su trav�s, es decir, c�mo circula la informaci�n Estructural (structural). Describe la conexi�n entre distintos m�dulos descritos previamente

66. Modelos de descripci�n VHDL Como hemos visto, la arquitectura (architecture), en VHDL describe la funci�n que realiza una entidad (entity). La arquitectura se compone de dos partes: la parte declarativa en la que se encuentran las definiciones de las se�ales, funciones, tipos, procedimientos, etc.. a utilizar. y el cuerpo de la descripci�n, consistente en una sucesi�n de asignaciones concurrentes y procesos que modelan la entidad.

67. Concurrencia del hardware El hardware es concurrente, es decir, los circuitos coexisten en el tiempo y por lo tanto trabajan al mismo tiempo. Este chip tiene tres compuertas que funcionan simult�neamente No se puede modelar con un lenguaje como C: S1 = A and B; S2 = C or D; S3 = C xor D; Las tres puertas funcional al mismo tiempo �no una despu�s de la otra! La soluci�n al problema anterior es que aunque la ejecuci�n sea secuencial, las asignaciones no tengan tiempo de ejecuci�n:

68. Sentencias concurrentes Caracter�sticas: Se ejecutan de forma as�ncrona unas respecto de las otras en el mismo tiempo de simulaci�n. El orden en que se escriban es indiferente, no siguen un orden de ejecuci�n predefinido. �No obstante conviene escribir el c�digo en el orden que mejor se pueda entender y mejor documente el dise�o. Sirven para especificar: Interconexiones entre componentes. Estructuras jer�rquicas. Estructuras regulares. Transferencias entre registros.

69. process: elemento de dise�o principal Un proceso describe el comportamiento de un circuito: Cuyo estado puede variar cuando cambian ciertas se�ales Utilizando construcciones muy expresivas: if..then..else, case, bucles for y while, etc� Y que adem�s puede declarar variables, procedimientos, etc...

70. Procesos Los procesos se �disparan�(su c�digo se ejecuta) cuando cambia alguna de las se�ales de su lista de sensibilidad. Un proceso sin lista de sensibilidad es v�lido, pero se activa con cualquier evento, no se asegura un comportamiento correcto. Las instrucciones dentro del proceso se ejecutan secuencialmente, una detr�s de otra, pero sin dar lugar a que avance el tiempo durante su ejecuci�n. El tiempo s�lo avanza cuando se llega al final del proceso. Las se�ales modelan hilos del circuito, y como tales, s�lo pueden cambiar de valor si se deja que avance el tiempo. Una arquitectura puede tener tantos procesos como queramos, y todos se ejecutan en paralelo. Esta es la manera que tiene VHDL de expresar la concurrencia inherente al hardware

71. La soluci�n VHDL a la concurrencia VHDL (y en general, todos los HDLs) solucionan este problema dando soporte explicito a la concurrencia En VHDL, una arquitectura puede tener tantos procesos como queramos, y todos se ejecutan concurrentemente

72. sentencias concurrentes Asignaci�n simple suma <= ope1 xorope2; Para Se�ales y Puertos, el operador es <=, el lado izquierdo es el destino y el lado derecho la fuente. OJO: fuente y destino tienen que ser del mismo tipo. Para Variables el operador es := acarreo_intermedio:= ope1 and ope2; WHEN/ELSE Permite realizar asignaciones condicionales salida <= a and b when c =�1� else a or c;

73. WHEN/ELSE [etiqueta:] se�al <= val_1 when condi_1 else val_2 [whencondi_2] else � else val_n; Ejemplo:

74. WITH/SELECT La asignaci�n condicional (WHEN/ELSE), Tambi�n se puede hacer mediante la sentencia de asignaci�n selectiva WITH/SELECT Por su ejecuci�n en paralelo es similar a un CASE Se pueden dar problemas de memoria impl�cita si no se pone el �ltimo when others.

75. WITH/SELECT

76. Dentro de los procesos: Descripciones secuenciales

77. IF

78. Ejemplo IF

79. CASE Sintaxis: CASE expresi�n IS WHEN caso1=> secuencia sentencias1; WHEN caso2 => secuencia sentencias2; WHEN casoN=> secuencia sentenciasN; WHEN OTHERS => resto de casos; END CASE;

80. FOR-LOOP Realiza un bucle un n�mero determinado de veces [etiqueta:] FOR �ndice IN rango�inf TO rango�sup LOOP secuencia de sentencias END LOOP[etiqueta];

81. WHILE-LOOP El bucle se repite mientras la condici�n que haya despu�s del while sea verdadera [etiqueta:] WHILE condici�n LOOP secuencia de sentencias END LOOP[etiqueta]; ejemplo: lazo1:WHILE (i < 10) LOOP WAIT UNTIL clk'EVENT AND clk='1'; END LOOP lazo1;

82. EXIT Detiene la ejecuci�n en ese instante y sale del bucle. Si hay varios bucles anidados, sale de donde se encuentre la instrucci�n o bien del bucle que se especifica en la etiqueta. Solamente puede aparecer dentro de una sentencia LOOP. exit [etiqueta] [when condici�n]; Ejemplo: --Interrumpe el FOR y sigue por el WHILE termina: WHILE a< 100 LOOP ---sentencias sigue: FOR n IN 0 TO 100 ---sentencias EXIT termina WHEN n=a; END LOOP sigue; END LOOP termina; Cuando existen bucles anidados, sale del m�s interno, o bien, de aquel que tiene la etiqueta que sigue al EXIT.

83. WAIT Espera a que ocurra una condici�n WAIT UNTIL condici�n; WAIT UNTIL e1=�1� and e2=�0�; Espera a que cambie alguna se�al de la lista de se�ales WAIT ON lista_se�ales; WAIT ON e1,e2,clk; Espera un cierto tiempo WAIT tiempo; WAIT 25ns; Espera indefinidamente WAIT

84. GENERATE Esta sentencia concurrente permite reducir el tama�o del c�digo de aquellas estructuras que se repiten considerablemente. Sintaxis: etiqueta: FOR identificador IN range GENERATE (sentencias concurrentes) END GENERATE; etiqueta: IF condici�n GENERATE (sentencias concurrentes) END GENERATE;

85. Paquetes

86. Componentes

87. Atributos Un atributo es una caracter�stica asociada a un elemento(tipo de dato, se�al, entidad,�) que proporciona informaci�n adicional. Atributo ?Valor Un objeto tiene un solo valor y puede tener m�ltiples atributos. VHDL proporciona una serie de atributos predefinidos.

88. Atributos de rango de vectores.

89. Atributos de rango de vectores Loops

90. Atributos de las se�ales DELAYED(t). Valor de la se�al retrasada t unidades de tiempo. STABLE(t), verdadero si la se�al permanece invariable durante t unidades de tiempo. QUIET(t), verdadero si la se�al no ha recibido ninguna asignaci�n en t unidades de tiempo. TRANSACTION, tipo bit, a �1�cuando hay una asignaci�n a la se�al. EVENT, verdadero si ocurre un cambio en la se�al en el paso de simulaci�n. ACTIVE, verdadero si ocurre una asignaci�n a la se�al en el paso de simulaci�n. LAST_EVENT, unidades de tiempo desde el �ltimo evento. LAST_ ACTIVE, unidades de tiempo desde la �ltima asignaci�n. LAST_VALUE, valor anterior de la se�al. DRIVING, verdadero si el proceso actual determina el valor de la se�al. DRIVING_VALUE, valor que toma la se�al tras el proceso.

91. Atributos

92. Resumen: Estilos de descripci�n Independiente del nivel de abstracci�n, existen tres estilos de descripci�n de una arquitectura: Comportamiento (Behavioral) Transferencia entre registros o flujo de datos (Data Flow) Estructural (Structural) En VHDL un sistema puede mezclar diferentes estilos a la hora de describir sus diferentes arquitecturas. 1. Comportamiento (Behavioral). En este estilo de descripci�n se modela la funcionalidad por medio de los recursos algor�tmicos del lenguaje. Se describe el algoritmo que refleja el comportamiento de dicho componente. Tambi�n se le suele llamar estilo algor�tmico o secuencial.

93. Ejemplo de estilos de descripci�n Multiplexor de dos entradas de datos de un bit ( e0 y e1 ), una se�al de salida ( y ) y se�al de control ( sel )

94. Ejemplo de estilos de descripci�n Descripci�n de comportamiento o algor�tmica (Behavioral)

95. Ejemplo de estilos de descripci�n 3. Descripci�n estructural (Structural)

96. Ejemplo de estilos de descripci�n

98. Modelado combinacional El modelado de sistemas combinacionales es muy sencillo, puesto que en todo momento las salidas s�lo dependen del estado actual de las entradas, es decir, el circuito no tiene memoria. Un circuito combinacional puede tener multitud de entradas y salidas, por lo tanto: Necesitar miles o millones de t�rminos can�nicos para describirlo matem�ticamente. Tablas de verdad que resultan inmanejables. La clave para el desarrollo de estos sistemas es el pensamiento estructurado Un sistema complejo se concibe como un conjunto de subsistemas m�s peque�os, cada uno de los cuales tiene una descripci�n m�s sencilla. Estos bloque combinacionales constituyen las estructuras b�sicas con las que se construyen los sistemas procesadores Multiplexores, decodificadores, comparadores, sumadores, etc. �

99. Descripci�n VHDL de sistemas combinacionales Para describir circuitos combinacionales utilizaremos sentencias de asignaci�n concurrentes y procesos. Sentencias de asignaci�n concurrentes. Van fuera del proceso. Esto se debe a que en una declaraci�n concurrente no importa el orden en el que se escriban las se�ales, ya que el resultado para una determinada funci�n ser�a el mismo. Se utilizar�n tres tipos de sentencias de asignaci�n concurrentes: Sentencias de asignaci�n simples, por ejemplo: salida1 <= A and B; Sentencias de asignaci�n condicionales, por ejemplo: salida2 <= A when S = �1�elseB; Sentencias de selecci�n, por ejemplo: with S select salida3 <= �1� when �00�; �0�when others; Siempre hay que evitar la realimentaci�n combinacional, ya que esto modela elementos de memoria as�ncronos.

100. Multiplexores Circuitos que tienen n entradas de datos y una salida de datos, por lo tanto necesitan m entradas de selecci�n, donde m es: Habitualmente tambi�n poseen una entrada de habilitaci�n La funci�n f que describe el comportamiento de un multiplexor de dos entradas (I0, I1) , una salida y una entrada de selecci�n (S), se puede describir mediante la tabla Aplicando Karnaugh se obtiene:

101. Multiplexores

102. Multiplexores

103. Decodificadores Es un circuito l�gico con n entradas y m salidas, donde m es Podemos encontrar decodificadores con entrada de habilitaci�n, activos por cero o activos por uno

104. Decodificadores

105. Decodificadores

106. Decodificadores

107. Decodificadores

108. Codificadores Es un circuito l�gico con n entradas y m salidas, donde m es Habitualmente tambi�n poseen una entrada de habilitaci�n, pueden ser activos por cero o por uno

109. Codificadores

110. Codificadores

111. Codificadores

112. L�gica Secuencial Es necesario conocer el tipo de descripci�n concreto a realizar para que se reconozca un elemento secuencial Es obligado el uso de procesos (excepto latches), y recomendable que incluyan lista de sensibilidad Diferencia entre variables y se�ales Aconsejable incluir siempre un reset global que aplique un valor de inicializaci�n entity latch is port (a, b: in std_logic; d: out std_logic); end latch; architecture l_a of latch is begin process (a,b) begin if b=�1� then d <= a; end if; end process; end l_a;

113. Inferencia de registros activos por flanco Es el m�todo m�s habitual de describir sistemas s�ncronos Los dispositivos l�gicos incluyen registros activos por flanco (generalmente de tipo D) Existen varias formas de especificar la llegada de un flanco: Descripci�n gen�rica entity registro is port (d, reset, preset, reloj: in std_logic; q: out std_logic); end registro; � architecture r_a of registro is begin process (d, reset, preset, reloj) begin if reset = �1� then q <= �0�; elsif preset = �1� then q <= �1�; elsif rising_edge(reloj) then q <= d; end if; end process; end r_a;

114. No emplear m�s condiciones else � elsif en la misma sentencia if..then..else despu�s de la condici�n de evaluaci�n del reloj En la misma evaluaci�n if del reloj no se deben comparar otras se�ales o variables La sentencia if del reloj no puede estar dentro de un bucle La sentencia if del reloj no debe estar anidada, se pueden incluir m�s if dentro de ella S�lo se puede incluir una evaluaci�n de flanco por proceso: varios relojes ? varios procesos En comparaciones m�ltiples, emplear la sentencia case No utilizar relojes derivados, alternativamente, emplear habilitaci�n de reloj r_derivado <= not a and (b or c); process (d, reset, preset, reloj, r_derivado) begin if reset = �1� then q <= �0�; elsif preset = �1� then q <= �1�; elsif rising_edge(reloj) then if r_derivado = �1� then q <= d; end if; end if; end process; end r_a;

115. M�dulos funcionales espec�ficos En sistemas complejos es necesaria una correcta partici�n del dise�o (Top-Down) Las descripciones de mayor nivel suelen ser estructurales (componentes y subprogramas) Aconsejable emplear m�dulos del fabricante (generadores autom�ticos, m�dulos IP, ...) Consultar documentaci�n del software de s�ntesis ? Herramientas y atributos especiales M�dulos espec�ficos usuales: Multiplicadores, RAM, ROM, UART, filtro FIR, interface PCI, ... Necesaria la utilizaci�n del tipo std_logic � std_ulogic que define el estado 'Z� Basta con incluir una condici�n en la que uno de los resultados ('True' o 'False') deja la salida en alta impedancia

116. Para puertos bidireccionales la descripci�n es similar a los triestado: Tipo inout entity bidir is port ( bid : inout std_logic ; a, b, c, oe : in std_logic; salida : out std_logic); end bidir ; architecture bidir_a of bidir is signal interna1, interna2 : std_logic ; begin bid <= interna1 when oe = '1' else 'Z'; interna2 <= bid; � interna1 <= (a and b) nor c; salida <= (c xor interna2) when oe='0' else 'Z'; end bidir_a ;

117. M�quinas de estados Es necesaria una descripci�n espec�fica con definici�n de un tipo enumerado Hay que hacer una divisi�n de la descripci�n en dos procesos distintos: 1. Cambio s�ncrono de estado 2. Evaluaci�n de condiciones para dirigirse a un estado

119. Ejemplo

120. Ejercicio Recordar: Usar 2 procesos Definir tipo de dato TYPE

121. Memorias Si el tama�o de la memoria es reducido, �sta puede implementarse mediante recursos l�gicos comunes (funciones l�gicas y registros) Habitualmente, existen en hardware estructuras regulares que las implementan y donde se sintetizan si la descripci�n VHDL es apropiada

122. Memorias En el caso de RAM, es necesario comprobar que el dispositivo incorpora este recurso l�gico