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Aufbau von µ-Controllern der 8051-Familie

Aufbau von µ-Controllern der 8051-Familie. Folien Kapitel 3. Logisches Symbol des 8051. Tabelle 3.1 Pin-Definitionen und Funktionen DIL-Ver. Bild 3.2. Prinzipieller Aufbau eines 8051-Ports. Bild 3.3. Datenweg: Zustand des Port-Pins lesen. Bild 3.4. Datenweg: Pin beschreiben mit Speichern.

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Aufbau von µ-Controllern der 8051-Familie

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Presentation Transcript

  1. Aufbau von µ-Controllern der 8051-Familie Folien Kapitel 3

  2. Logisches Symbol des 8051

  3. Tabelle 3.1 Pin-Definitionen und Funktionen DIL-Ver.

  4. Bild 3.2. Prinzipieller Aufbau eines 8051-Ports

  5. Bild 3.3. Datenweg: Zustand des Port-Pins lesen

  6. Bild 3.4. Datenweg: Pin beschreiben mit Speichern

  7. Bild 3.5. Zustand des Port-Latches lesen

  8. Bild 3.6. Aufbau des Treiberbausteins Port 1 bis 5

  9. +5V D G S 0V Bild 3.7. Funktionsweise der FET’s im Controller +5V +5V 0 1 Ausgang 0 1 Eingang 0V 0V B C A

  10. Bild 3.8.Port 0 als Adressausgang mit 0-Pegel am Ausgang

  11. Bild 3.9.Port 0 als Adressausgang mit 1-Pegel am Ausgang

  12. Bild 3.10. Port 0 als Datenausgang mit 0-Pegel

  13. Bild 3.11. Port 0 als Datenausgang mit 1-Pegel am Ausgang

  14. Bild 3.12. Port 1 als bidirektionaler Port mit internem Pull-up Widerstand

  15. Bild 3.13. Port 2 als bidirektionaler Port mit internem Pull-up-Widerstand

  16. Bild 3.14.Port 3 als bidirektionaler Port mit Alternate Functions

  17. Tabelle 3.2. Alternative Funktionen an Port 3

  18. Bild 3.15 Blockdiagramm 8051 – 8051A

  19. Verfeinertes Blockdiagramm des 8051 –8051A

  20. Verwendete Abkürzungen im verfeinerten Blockbild des 8051

  21. Tabelle 3.4. Port 3 Alternative Funktionen

  22. Bild 3.17. Klassischer Aufbau eines Digitalrechners

  23. Bild 3.18. Verfeinertes Blockdiagramm des 8051 mit Zuordnungen zu den Einheiten eines Digitalrechners

  24. Bild 3.19. 80C535 Erweiterungen

  25. Bild 3.20. 80C515 / 80535 Blockdiagramm (grau - zum 8051 zusätzliche Einheiten)

  26. Bild 3.21. Adressbereiche 8051 mit den Befehlen zum Ansprechen

  27. Bild 3.22. Von-Neumann-Architektur - Harvard-Architektur

  28. Bild 3.24. Erzeugen der Von-Neumann-Architektur

  29. Bild 3.25. Bedeutung der Signalformen

  30. Bild 3.26. Prinzip für Lesen des Programmspeichers

  31. Bild 3.27. Programmspeicher lesen ohne Multiplex-Verfahren

  32. Bild 3.28. Programmspeicher lesen vereinfacht

  33. Bild 3.29. Blockbild für einfache Timingberechnungen

  34. Bild 3.30. Programmspeicher Lesezugriff vollständig

  35. Bild 3.31. Zeitbedingungen für EPROM und 80C535 in einem Signal-Zeit-Diagramm Hier übernimmt der Controller die Instruktion Hier könnte der Controller die Instruktion übernehmen

  36. Die vier wichtigsten Überprüfungen im Timing TAVIV - TPROP > tACC Speicherzugriffszeit TLLIV > tCE Chipauswahl TPLIV > tOE Daten auf Datenbus TPXIZ > tDF Datenbus freigeben

  37. Tabelle 3.6. Timing-Werte für Controller 80C535 und EPROM

  38. Bild 3.32. Vor und nach der Adreßspiegelung

  39. Bild 3.33. Zustand nach dem Einschalten oder Reset

  40. Bild 3.34. Zustand bei Zugriff auf Adresse > 8000H

  41. Bild 3.35. Funktionsweise - Timing für Adressumschaltung (nicht zeitgetreu)

  42. Bild 3.36. Blockbild für Timingberechnungen am RAM

  43. Bild 3.37. Signal-Zeit Diagramm für Datenspeicher lesen am 80C535

  44. Tabelle 3.7. Wichtigste Timing-Werte für Controller 80C535 externer Datenspeicher lesen (Datenbuch Siemens 80C535 )

  45. Tabelle 3.8. Wichtigste Timing-Werte für den RAM-Speicher 55257 AFL-10 (Baugleich mit 62256A‑10L) sind ( Datenbuch Toshiba MOS Memory)

  46. Bild 3.38. Schaltungsteil zur Erzeugung der Von-Neumann-Architektur

  47. Bild 3.39. Zustand bei Zugriff auf Adresse > 8000h

  48. Bild 3.40. Signal-Zeit-Diagramm für Datenspeicher schreiben am 80C535

  49. Tabelle 3.9. Wichtigste Timing-Werte für Controller 80C535 externer Datenspeicher schreiben (Datenbuch Siemens 80C535 )

  50. Tabelle 3.10.Wichtigste Timing-Werte für den RAM-Speicher 55257 AFL-10 schreiben (Baugleich mit 62256A‑10L) sind (Datenbuch Toshiba MOS Memory):

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