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SOIPD INFN-Padova (with LBL)

SOIPD INFN-Padova (with LBL). MAPS on SOI: progetto presentato in GR I maggio 2007. SoI è una tecnologia che permette la costruzione di MAPS con: - miglior S/N - più alta resistenza alle radiazioni - minore dissipazione di potenza rispetto alle tecnologie bulk CMOS;.

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SOIPD INFN-Padova (with LBL)

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Presentation Transcript

  1. SOIPD INFN-Padova (with LBL)

  2. MAPS on SOI: progettopresentato in GR I maggio 2007 SoI è una tecnologia che permette la costruzione di MAPS con: - miglior S/N - più alta resistenza alle radiazioni - minore dissipazione di potenza rispetto alle tecnologie bulk CMOS; SoI è una tecnologia che permette la costruzione di MAPS con: - miglior S/N - più alta resistenza alle radiazioni - minore dissipazione di potenza rispetto alle tecnologie bulk CMOS; Interesse inizialmente legato: - in Italia/USA a progetti R&D per ILC - in Giappone anche a progetti R&D per SLHC (e per spazio) Situazione in Italia: 1. programma di sviluppo congiunto INFN-HPK + SUCIMA: ratifica dopo test prototipi e analisi costi-benefici MAI PARTITO 2. collaborazione PD (-> SLHC) –LBL (-> ILC) in tecnologia OKI Non finanziata dal GR I perchè per SLHC Finanziata comeProgetto di Ateneo UNIPD (fino a fine 2008) Interesse inizialmente legato: - in Italia/USA a progetti R&D per ILC - in Giappone anche a progetti R&D per SLHC (e per spazio) Situazione in Italia: 1. programma di sviluppo congiunto INFN-HPK + SUCIMA: ratifica dopo test prototipi e analisi costi-benefici. 2. collaborazione PD (-> SLHC) –LBL (-> ILC) in tecnologia OKI Non finanziata dal GR I perchè finanziamenti per SLHC considerati prematuri Finanziata comeProgetto di Ateneo UNIPD (fino a fine 2008)

  3. MAPS on SOI The thin silicon layer (~ 40nm) is isolated from the bulk from a thin oxide SiO2 layer. No PNPN parasitic structures Small charge generation into the active area of the transistor, lower sensitivity to SEE. The lower parasitic capacitance allows higher speed and lower power dissipation respect to comparable bulk CMOS structures. OKI 0.15 µm SOI process (Dec. 2006 submission)

  4. Summary of winter 2006 OKI SOI CMOS 0.15um submission

  5. Submitted design key features (Dec. 2006) LBL-UniPD submitted a very simple design conceived mainly to test the technology itself more than checking new pixels solutions. Six different pixels implementation allow testing different diode sizes (1×1 and 5×5 µm2), pixel types (analog and digital) and different configurations (HV, LV) 80 rows 80 rows 50 cols 50 cols 50 cols

  6. Pixels topologies Pixel pitch is 10 µm. Analog pixel, 5×5 µm2 Standard 3T cell for analog pixels. Group of “digital pixels”. Comparator included in every pixel. 10 and 50V (HV) depletion voltage. Analog pixel, 1×1 µm2 Digital pixel, 4×4 µm2

  7. Oct 2007: first observation of MIPS

  8. Problems remains (known) due to backgating effect

  9. Back gate issue (data from KEK group) The substrate voltage acts as a back-gate, changing the transistor threshold until making it unable to work for voltages > 16V. KEK Group investigated the effectiveness of placing p+ implants close to the transistor to mitigate the problem. Transistor Vth vs Backbias voltage

  10. SOIPD roadmap Risolvere il problema del backgating: già implementato impianto di controllo del substrato alto resistivo e guard rings nella seconda produzione pronta estate 2008 Realizzare un pixel digitale con ADC incorporato (già realizzato su bulk CMOS) Misurare la radiation hardness della tecnologia (risultati promettenti su bulk CMOS) Essenzialmente: fino a dove questa tecnologia può essere interessante per HEP ? Ma anche: per quali altre applicazioni può essere una tecnologia vincente ? Nel frattempo abbiamo risolto un problema: come leggere questi rivelatori in un tempo decente ?

  11. Flexible DAQ/Drive system UniPD has developed a Dual-Board system: 1 general purpose (commercial) logic board + 1 dedicated (custom made) ADCs board. Allows for flexibility while saving development and implementation time. Virtex 5 FPGA based, commercial (reliable, ready and easily upgradeable). USB 2.0 and Ethernet connections. Many MBs of memory onboard. LVDS control of fast signal to allows driving chips with over 50 MHz clocks. Self supplied, no VME crate necessary!! + Daisy-chaining ready to allow manage complex detectors assemblies (telescopes) 105 Ms/s, 14bits ADCs with dedicated, tunable (AC, DC) analog input circuit. LVDS repeaters and others dedicated ancillary circuitry (DACs, counters…) Piggyback mounted on the FPGA control board.

  12. CMOS MAPS R&D at LBNL: technology roadmap of a parallel development R&D program for monolithic pixel sensor matching ILC requirements, supported by Lab LDRD and DOE funding: LDRD-1 (2005): simple 3T pixel (AMS 0.35 OPTO) 10×10, 20×20, 40×40 mm2 pixels, back-thinned 50µm LDRD-2 (Fall 2006): 3T+Self Bias pixels, in-pixel CDS, (AMS 0.35 OPTO) 20×20 mm2 pixels LDRD-3 (Winter 2007): LDRD-2 pixel + 5 bit ADCs + Memory (0.35 OPTO or 0.18 OPTO) 20×20 mm2 pixels LDRD-3 (~Summer 2007): Binary pixel, in-pixel timestamp (IBM 0.13 triple-well process) 10×10 mm2 pixels Plus 2 years LDRD funding for radiation hardness studies on MAPS detectors

  13. LDRD2 with ELT S/N (con 1.5 GeV e-) = 13 dopo 1.1 Mrad (era 15 prima dell’ irraggiamento) pronto per applicazioni rad-hard sarà usato per rivelare in situ gli e- da 300 keV del Transmission Electron Aberration-free Microscope, progetto nazionale USA installato a Berkeley,capace di risolvere 0.5Å LDRD2 con il DAQ di Padova sarà installato sul dimostratore di TEAM in ottobre 2008 Nuova versione LDRD2 a 1024x1024 pixels letta da una nuova versione del DAQ di Padova capace di 400 frame/s (800 Mbyte/s data rate) sarà installata su TEAM nell’estate 2009 LDRD3 con ADC incorporati funziona

  14. MAPS in SoI: maggio 2007 vs luglio 2008 Interesse in CMS-Tracker per lo sviluppo di MAPS in SoI in vista di SLHC rimane forte anche per lo slittamento in avanti di SLHC Validare la tecnologia costa poco e i risparmi per SLHC possono essere elevati Aiuta l’esistenza di una comunità OKI con anche altri interessi verso SLHC Questa linea può essere comunque d’interesse per la SuperB Factory Certamente questo sviluppo (e il parallelo in bulk CMOS) è di grande interesse per microscopia elettronica (anche in Italia), X-ray detection (FEL, medicina nucleare)...

  15. Partecipanti • D. Bisello PO 30% RN • P. Giubilato Ass 30 • S. Mattiazzo Bors. 30 • M. Nigro PO 100 • L. Silvestrin PhD 100 • J. Wyss PA 60 FTE 3.5

  16. Padova Sviluppo DAQ Test Radiation test (in particolare SEE) LBL Disegno chip Test Preparazione Test beam Attivitàpreviste

  17. Programma Biennale: richieste primo anno • M. Interne (viaggi LNL) 2 keuro • M. Estero 2 m/u a LBL 9 1 viaggio a OKI/KEK 3.5 1 conferenza 2.5 15 “ • Consumo sviluppo DAQ per TEAM 8 ½ costo 1 produzione OKI 33 materiale per test in laboratorio e per irraggiamenti 7 48 “ Totale 65 keuro FINANZIAMENTO ANALOGO NEL SECONDO ANNO

  18. Attività tecniche previste e richieste Servizi • 5 m/u sviluppo DAQ per progetto TEAM • 2 m/u CAD per disegno nuovo DAQ • 4 m/u test dispositivi • 3 m/u upgrade IEEM per test SEE • 1 m/u interventi meccanici su IEEM 9 m/u saranno forniti dal tecnico di gruppo (D. Pantano) Le richieste sono di: 3 m/u di tecnico + 2 m/u di CAD al Laboratorio Elettronico 1 m/u all’Officina Meccanica

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