第一章導論：運用 Verilog HDL 作邏輯設計 (Overview of Digital Design With Verilog HDL)

第一章 導論：運用Verilog HDL 作邏輯設計 (Overview of Digital Design With Verilog HDL)

1.1 計算機輔助數位設計的發展(Evolution of Computer- Aided Digital Design) • 第一代積體電路晶片是小型積體電路(SSI)規模的晶片。 • 中型積體電路(MSI)可以將數以百計的邏輯閘放入單一晶片中。 • 大型積體電路(LSI)時代，一個晶片中可以包含數以千計的邏輯閘。由於電路的設計開始變得非常複雜，電路設計自動化的需求也越顯著，因而促成計算機輔助設計(computer Aided Design)技術的發展。 • 超大型積體電路(VLSI)時代，單一晶片中電晶體的個數已超過上萬個。 • 而邏輯模擬器(Logic Simulator)的出現，則負擔了實際製造晶片前驗證區塊是否正常工作的任務。

1.2 硬體描述語言(HDL)出場(Emergence of HDLs) • 硬體描述語言可用來描述在硬體線路中同時執行的情形，硬體描述語言較普及的有Verilog HDL和VHDL兩種。 • Verilog HDL發源自Gateway Design Automation； VHDL 則是由DARPA發展出來的。兩者的模擬器在模擬大型電路的執行速度上，皆為設計者所接受。 • 邏輯合成使硬體描述語言，在數位設計中的地位變得更加重要。設計者不需要再依靠人工的方式，使用邏輯閘來合成數位電路，只需要將電路的功能及資料傳送的情形，用硬體描述語言描述出來，邏輯合成工具就可以將所指定的功能用邏輯閘來實現整個電路。

1.3標準設計流程(Typical Design Flow) • 在任何的設計中，首先是對於所設計晶片的要求，指定此晶片的功能、介面與整體線路大概的架構，這時不需要考慮將如何完成晶片等的細部問題。 • 用人工的方式，將行為的描述轉換成暫存器轉移層次的敘述，要注意的是需將資料傳送的情形詳細描述出來，接下來的工作就交給計算機輔助設計工具(CAD)去做。 • 邏輯合成工具則將暫存器轉移層次(RTL)的描述，轉換成邏輯閘層次的線路圖，線路圖輸入自動擺位與繞線的工具，就可以產生佈局圖(Layout)。再將佈局圖(Layout)的功能加以驗證成功後，就可以送晶片做成一顆實際的IC。

1.4 硬體描述語言的重要性(Importance of HDLs) 相較於傳統邏輯閘為基礎的設計，硬體描述語言具備有許多優點: • 設計者可以不需考慮實際製造晶片所用的製程技術，邏輯合成工具可將你的設計相對於不同的製作不同的轉換，並作最佳化。當新的製程技術出現時，也不需要更改設計，只需用邏輯合成工具，對於新的製程作轉換即可。 • 硬體描述語言設計中，功能的驗證可以在較高的層次就執行，如現在的暫存器轉移層次。設計者只需要在暫存器轉移層次，作修正以符合要求，因為大部分錯誤在這時皆可被修正，而往下的電晶體層次，與實際的佈置圖發生錯誤的機率相當小，如此設計所需要的時間大大減少。 • 用硬體描述語言設計線路，就像撰寫電腦程式一樣，我們可以在程式中加入註解，來說明線路的詳細情況使人容易瞭解，利於線路發展與除錯。

1.5 Verilog HDL 的普及(Popularity of Verilog HDL) Verilog HDL有許多相關於硬體設計方面有用的特性: • Verilog HDL是個一般性的硬體描述語言，易學亦好用，語法與C語言相似，有撰寫C語言經驗者可以相當容易學會Verilog HDL。 • Verilog HDL允許在同一個模組中，有不同層次的表現法共同存在，設計者可以在同一個模組中，使用電晶體、邏輯閘、暫存器轉移，行為模式等各種不同層次的表示法，來描述所設計的電路。 • 一般邏輯合成工具，普遍都支援Verilog HDL。 • 許多製造商皆有提供Verilog HDL對應的元件資料庫，因此用Verilog HDL設計晶片在廠商方面有較多的選擇。

第一章導論：運用 Verilog HDL 作邏輯設計 (Overview of Digital Design With Verilog HDL)