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直播课堂内容 1. 布置控制器教学实验 2. 布置内存扩展教学实验布置串行接口入出教学实验 3. 布置第四、五章作业 4. 第四、五章教学内容辅导

1.控制器教学实验 (1) 教学实验计算机介绍有 8位或 16位两种字长，可以选组合逻辑的控制器、或是微程序的控制器方案。有监控程序、交叉汇编程序、和 PC仿真终端等软件支持。

（2）教学实验内容 实验时以 8位字长，组合逻辑控制器方案来进行，把第三章作业第18题的(1)、(2)、(3)、(5) 的设计在教学计算机上实现出来并调试正确，用在你的程序中。

（3）教学实验步骤 学懂已有指令的格式和执行步骤参照已有设计，完成你的设计：指令格式、功能、执行步骤所用节拍与各控制信号写出逻辑表达式、写到GAL20V8中进行调试,并用在你设计的程序中

2.内存储器教学实验 (1) 教学实验计算机介绍整机为 8位字长，组合逻辑控制器方案，内存储器为 8位字长，使用 16位的地址，按字节访问。

（2）教学实验内容 教学计算机已有 8KB 的ROM、 2KB 的RAM内存空间，在此基础上再扩展出 2KB 的 RAM存储空间，用 LS6116（20488）静态存储器芯片进行内存容量扩展。

（3）教学实验步骤 学懂教学计算机内存储器设计，把新的一片 LS6116芯片插到板上。主要工作是接好该芯片的地址线，数据线，片选和读写控制信号等。对硬件进行调试,并在程序中使用这片存储区，检查读写的正确性。

使用串行接口的教学实验 (1) 教学实验计算机介绍教学计算机上有串行接口， 8位并行与主机交换信息，串行地和PC仿真终端通信，用IN、OUT指令完成入出，采用状态查询方式工作。

（2）教学实验内容 在教学计算机已有监控程序，串行口能正常运行，串行口的端口地址:00(数据),01(状态)，参照教材上已有的I/O程序例子，设计用串口完成I/O操作的程序

（3）教学实验步骤 学懂教材中使用串行接口的程序，学习查询串行口运行状态的方法，用状态查询方式使用IN、OUT指令。写出几个小的完成输入/输出操作功能的程序，具体内容自己确定。

3.第四章作业 第四章习题中的第1题，第 2题，第 3题，第6题，第12题，第13题，第27题，第31题。（8个作业题均必做）

第五章作业 第五章习题中的第2题，第 4题，第 9题，第14题，第15题，第19题第27题，第29题。（8个作业题均必做）

4. 第四、五章内容辅导 第四、五两章的教学内容各占全部教学内容的 20%，涉及概念性的知识比较多，原理性的内容一般理解即可；实用性的知识较多，有些线路或设备组成实例，勿背。

计算机硬件系统 控制器运算器第二单元第一单元入出接口和总线高速缓存输入设备主存储器输出设备外存设备第四单元第三单元

第四章内容概要 存储器，三级连，局部、一致且包含提速主体扩容量，缓存主存虚存盘字位扩展、体交叉，完全直接组相联段表、页表和快表，盘带阵列容错连

第四章多级结构的存储器系统 一. 层次存储器系统概述二. 主存储器部件三. 高速缓存CACHE 四. 虚拟存储器部件五. 外存储器设备阵列技术与容错

一. 层次存储器系统概述 1. 概念与追求的目标 2. 程序运行的局部性特性 3. 各层存储器所用介质其特性 4.一致性、包含性

层次存储器系统概述 用途：存储器系统是计算机中　用于存储程序和数据的部件。对其要求是：　尽可能快的读写速度尽可能大的存储容量尽可能低的成本费用

怎样才能同时实现这些要求呢？ 用多级结构的存储器系统把要用的程序和数据，按其使用的急迫和频繁程度，分块调入存储容量不同、运行速度不同的存储器中，并由硬软件来统一管理与调度。

程序运行时的局部性原理 在一小段时间内，最近被访问过的程序和数据很可能再次被访问在空间上，这些被访问的程序和数据往往集中在一小片存储区在访问顺序上，指令顺序执行比转移执行的可能性大 (大约 5:1 )

解决方案 选用生产与运行成本不同的、存储容量不同的、读写速度不同的多种存储介质，组成一个统一管理的存储器系统。

解决方案 使每种介质都处于不同的地位，起到不同的作用，充分发挥各自在速度容量成本方面的优势，从而达到最优性能价格比，以满足使用要求。

1993年大型计算机的存储器系统 存取速度存储容量存储成本 (美分/KB) CPU 10ns 512B 1800 缓存 20~40ns 128KB 72 主存 60~100ns 512MB 5.6 虚存 10~20ms 60~228GB 0.23 后援 2~20M 512GB~2TB 0.01

使CPU大部分时间访问高速缓 存，速度最快；仅在从缓存中读不到数据时,才去读主存，速度略慢但容量更大；当从主存中还读不到数据时,才去批量读虚存，速度很慢容量极大,就解决了对速度、容量、成本的需求。

层次之间应满足的原则 一致性原则：处在不同层次存储器中的同一个信息应保持相同的值，是保证正确地使用数据的最基本的要求之一，必须满足

包含性原则： 存储在内层（靠近CPU）的信息一定被包含在其外层的存储介质中，反之则不成立。即内层存储器中的全部信息，都是其相邻外层存储器中一小部分信息的复制品。

AB k 位（给出地址） Main Memory 二. 主存储器的组成与设计 CPU DB n 位（传送数据） READ WRITE READY

静态和动态存储器芯片特性 SRAM DRAM 存储信息触发器电容破坏性读出非是需要刷新不要需要送行列地址同时送分两次送

静态和动态存储器芯片特性 SRAM DRAM 运行速度快慢集成度低高发热量大小存储成本高低

主存储器的读写过程 数据寄存器读过程: 给出地址主存储体给出片选与读命令保存读出内容写过程: 给出地址给出片选与数据地址寄存器给出写命令 /CS0 /CS1 /WE

静态存储器字、位扩展 高八位数据低八位数据 2K * 8 bit 2K * 8 bit /CS0 /WE 2K * 8 bit 2K * 8 bit 译码器 /CS1 地址总线低11 位实现片内选单元高位地址译码给出片选信号

静态存储器字、位扩展 TEC-2 机的存储器的容量为 4096个字，为 16 位字长，用 2048 * 8 的存储器芯片实现。为此, 必须用两个芯实现由 2048 扩展容量到 4096 个存储单元（字扩展）

静态存储器字、位扩展 再用两个芯片实现由8位扩展长度到 16 位字长（位扩展）要用 4 片芯片实现该存储器系统。

静态存储器字、位扩展 为访问 2048 个存储单元，要用 11 位地址，把地址总线的低 11 位地址送到每个存储器芯片的地址引脚；对地址总线的高位进行译码，译码信号送到各存储器芯片的/CS 引脚，

静态存储器字、位扩展 用于选择存储器芯片，使不同芯片分时运行。还要向存储器芯片提供读写控制信号 /WE，以区分读写，/WE 为高电平是读操作，为低是写操作。

主存储器的多体结构 为了提高计算机系统的工作效率, 需要提高主存储器的读写速度。为此可以实现多个能够独立地执行读写的主存储器体，以便提高多个存储体之间并行读写的能力。

主存储器的多体结构 多体结构同时适用于静态和动态的存储器。考虑到程序运行的局部性原理，多个存储体应按低位地址交叉编址的方式加以组织。类似的也可按一体多字的方式设计主存储器部件。

数据总线 W W W W 主存储器存储体选择地址寄存器一体多字结构

数据总线 1字 2字 3字 0字地址寄存器多体结构

动态存储器 破坏性读出：执行读操作后，被读单元的内容一定被清为零，会破坏所保存的信息为正常工作，必须把刚读出的内容立即写回去，通常称为预充电延迟，它影响存储器的工作频率，在结束预充电前不能开始下一次读。

定期刷新：在不进行读写 操作时，DRAM 存储器的各单元处于断电状态，由于漏电的存在，保存在电容CS 上的电荷会慢慢地漏掉，为此必须定时予以补充，称为刷新操作。

刷新不是按字处理，而是每次刷新一行，即为连接在同一行上所有存储单元的电容补充一次能量。刷新不是按字处理，而是每次刷新一行，即为连接在同一行上所有存储单元的电容补充一次能量。刷新有两种方式：集中和分散刷新。

快速分页组织 行、列地址要分两次给出，在连续地使用相同的行地址读写时，也可以在前一次就将行地址锁存，之后仅送列地址，

快速分页组织 以节省送地址的时间，支持这种运行方式的存储器被称为快速分页组织的存储器。快速分页组织只用于动态存储器。

三. 高速缓冲存储器的 组成与运行原理

三.高速缓存 CACHE 用途：设置在 CPU 和主存储器之间，完成高速与 CPU 交换信息，尽量避免 CPU不必要地多次直接访问慢速的主存储器，从而提高计算机系统的运行效率。。

高速缓存 CACHE 实现：这是一个存储容量很小，但读写速度更快的，以关联存储器方式运行、用静态存储器芯片实现的高速静态存储器系统。

要求：有足够高的命中率，当 CPU需用主存中的数据时，多数情况下可以直接从CACHE中得到，尽量少读主存储器。称二者之比为命中率。

CACHE的基本运行原理 地址总线 CPU 数据总线读过程为例 CACHE ADDR DATA 比较选一单元 CACHE CONTROL 译码选一单元 MEMORY

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