Formalni postupci u oblikovanju računalnih sustava(2008)

1. Formalni postupci u oblikovanju računalnih sustava(2008) Auditorne_1: 03.03.2008., 14:00 – 16:00, D1 Pred. (Logika) 07.03.2006., 09:15 – 11:00 B4 Auditorne_2: 10.03.2008., 08:00-10:00 D1 Test sustava: 10.03.2008., 14:00 – 16:30 A 102 Prvi lab otvoren: 10.03.2008., 16:30 – 18:00 A 102 Pred. (CTL) 14.03.2008., 09:15 – 11:00 B4 Auditorne_3: 17.03.2008. 08:00 – 10:00 D1 Prvi lab kolokvij: 17.03.2008., 14:00 – 16:30 A 102, 101 Za raspored po grupama vidi Web stranicu labosa

2. Formal verification I = Implementation (modelof the system to be verified) YES Verifier NO (error trace) IS S = Specification (behavior) Expressed in temporal logic • How to model I ? • What is • How to model S ?

3. A 1) Verifikacija sklopovlja Primjer: Arbitar sabirnice Opis implementacije (I): Verilog (HDL) Opis specifikacije (S): CTL Sustav za verifikaciju: VIS A 2) Verifikacija dijelova programskih produkata Primjeri: Međ. isključ. proc. Opis implementacije (I): SMV Opis specifikacije (S): CTL Sustav za verifikaciju: SMV

4. A 1) Laboratorijske vježbe iz verifikacije sklopovlja: Arbitar sabirnice (engl. Bus Arbiter) Opis implementacije ( I ): Verilog Opis specifikacije ( S ): CTL vremenska logika Sustav za verifikaciju: VIS

5. Verification Fairness Simulation CTL SMV Synthesis VHDL Verilog SIS Blif-mv Move around View hierarchy VIS: http://www-cad.eecs.berkeley.edu/~vis I = foo.v S = bar.ctl F = go.fair PASS FAIL (error trace)

8. Na stranicama lab. vježbi VIS dokumentacija • Za implementaciju I: • VIS User Manual • Verilog – kratki opis • Verilog – pregled naredbi • Za specifikaciju S: • VIS CTL Manual

14. VERILOG • Jezik za opis sklopovlja (HDL), sintaktički posudio mnogo od C-a. • Opis na više razina apstrakcije. • IEEE standard #1364 - 1995. • Verilog datoteke se mogu verificirati, simulirati i sintetizirati. • Ref.: • 1. Donald E. Thomas and Philip R. Moorby • The Verilog Hardware Description Language, 4th Ed. • Kluwer, 1998. • (Carnagie Melon University) • 2. http://www.ovi.org (VERILOG i VHDL)

17. g1 f1 nsel f2 g2

33. !!!!!

41. addition (Logical OR = II) Second: temp store before assign

46. (anything can be accessed, bad style)

47. This e is different (it is top e) same as a.e since no local e

48. AB e logic only Inputs: A B C D Ex. 1 1 0 1 = char. “d” e = 1 (ON) CD e

49. neg. edge reset pos. edge 1 00/0 0 0 01/1 clock 1 11/0 1 0 Output State Input module fsm(out, in, clock, reset); output out; input in, clock, reset; reg out; reg [1:0] currentState, nextState; // combination portion * * * // sequential portion * * * endmodule

50. Non blocking // combination portion always @(in or currentState) begin out = ~currentState[1] & currentState[0]; // out = 1 only for state 01 nextState = 0; if (currentState == 0) if(in) nextState = 1; //else stay in 0 if (currentState == 1) if (in) nextState = 3; //else go to 0 if (currentState == 3)begin if (in) nextState = 3; else nextState = 1; end end // the sequential portion always @(posedge clock or negedge reset) begin if (~reset) currentState <= 0; // as long as res=0 else currentState <= nextState; // as D type bistable end Bit select = 01