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Un Architettura Risc - Pipeline Il Processore Deluxe - DLX

Un Architettura Risc - Pipeline Il Processore Deluxe - DLX. Processore Deluxe L’ARCHITETTURA. Microprocessore DLX. Caratteristiche Principali. HARVARD architecture An easily decoded instruction set A simple load/store instruction set Register File architecture

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Presentation Transcript

  1. Un Architettura Risc - Pipeline Il Processore Deluxe - DLX

  2. Processore Deluxe L’ARCHITETTURA

  3. Microprocessore DLX Caratteristiche Principali • HARVARDarchitecture • Aneasily decodedinstructionset • A simpleload/storeinstruction set • Register File architecture • Design forpipelining efficiency L’architettura DLX è una famiglia di processori RISC proposta nel 1990 da Hennessy e Patterson per illustrare le funzonalità di processori commerciali della famiglia Risc: AMD 29K, DEC 3100, IBM 801, Intel i860, MIPS, Motorola 88k, Sun SPARC 1

  4. Microprocessore DLX Architettura HARVARD Memoria Programmi CPU - DLX C.U. Memoria Dati

  5. Dest C.O. Op.1 Op.2 Microprocessore DLX EASILY DECODEDInstruction Set SIMPLE C.U. Memoria Programmi 32bits 32bits CPU - DLX C.U. Address 32bits Memoria Dati

  6. Microprocessore DLX LOAD / STORE Instruction Set Memoria Programmi CPU - DLX C.U. 32bits LOAD Memoria Dati STORE DATA Type Address 32bits 32bits Byte, Half Word, Word Single, Double

  7. accessi allineati a 16 bits 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 accessi non allineati a 16 bits Microprocessore DLX LOAD / STORE Instruction Set Memoria Programmi C.U. CPU - DLX Address 32bits Memoria Dati Address 32bits Indirizzabile alla word in modo allineato Indirizzabile al Byte in modo allineato

  8. Microprocessore DLX Architettura a Registro CPU - DLX Reg. a 32bits C.U. Special Registers PC IAR MAR MDR CPU a 32bits Register File Contiene l’indirizzo in memoria dell’istruzione chiamante la subroutine Contiene l’indirizzo in memoria dell’istruzione o del dato da prelevare o da scrivere Contiene il dato prelevato in memoria o il datoda scrivere in memoria Contiene l’indirizzo in memoria dell’istruzione corrente 32bits ALU In una architettura LOAD / STORE le Istruzioni ALU dialogano con la MEM interna 32 Registri da 32bits

  9. Microprocessore DLX Caratteristiche Tecniche • • 32 Registrida 4 ByteGeneralPurpose REGISTER (GPR) • 32 RegistriFloating Point (FGP) Single Precision da 4 Byte • (16 registri Floating Point DoublePrecision da 8 Byte) • Registri Speciali (PC, IAR, MAR, MDR) da 4 Byte • • Integer data (Byte, Half Word da 2 Byte, Word da 4 Byte) • Floatingpoint data (Single e Doubleprecision) • • ArchitetturaLOAD/STORE • 32 bits di addressing • Big Endian mode(l’indirizzo punta al bit più significativo) • Dati indirizzabili al Byte (Byte, Half Word, Word) in modo allineato • Istruzionifixedda4 Byte allineate a 32 bit • • Architettura PIPELINE (istruzioni a5 fasioperative) • ArchitetturaHARVARD (memorie differenti per istruzioni e dati) CPU a 32bits Aritmetica Mem. Esterna 2

  10. 32bits 32bits 32bits 32bits 32bits 32 Reg. 32bits 32bits 32bits 32bits Microprocessore DLX Architettura 3

  11. Dest R3 C.O. ADD R1 Op.1 Op.2 #5 32bits 32bits 32bits 32bits 32bits 32 Reg. 32bits 32bits 32bits 32bits Microprocessore DLX Architettura Regs[R3] <- Regs[R1] + 5 32bits C.O. Op.1 Op.2 #5 R1 R1 R3 R3 Dest 3

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