3-D Transistors: FinFETs - Nanowires

1. 3-D Transistors:FinFETs -Nanowires Σακελλαρόπουλος Διονύσης Υπεύθυνος: Δ. Τσουκαλάς • ΣΕΜΦΕ – ΕΜΠ 2012

2. Περιεχόμενα • Ιστορία των Τρανζίστορ • Προκλήσεις • Προτάσεις – FinFET/Nanowire • Συγκρίσεις • Εφαρμογές • Σύνοψη

3. Ιστορικά Στοιχεία • 1925: Julius Edgar Lilienfeld– 1ηΠατέντα (FET=Field-Effect-Transistor) • 1947: Bardeen, Shockley, Brattain - Διπολικό Τρανζίστορ Νόμπελ 1956

4. Σημαντικό εργαλείο στην βιομηχανία ημιαγωγών ~ $380 billion Χρήση κυρίως MOSFET (Metal-Oxide-Semiconductor Field-Effect-Transistor) • S: Πηγή (Source) • D: Απαγωγός (Drain) • G: Πύλη (Gate) • B: Υπόστρωμα (Substrate/Body) • Λευκό: Oxide

5. Ανάγκη για μικρότερα MOSFET - Scaling • Περισσότερα τρανζίστορ στον ίδιο χώρο • Χαμηλότερο κόστος ανά ολοκληρωμένο κύκλωμα– ανάλογο του αριθμού των chip που δύναται να έχει κάθε wafer • Ως αποτέλεσμα: • Μεγαλύτερη υπολογιστική ισχύς • Μεγαλύτερης χωρητικότητας μνήμες Moore’s Law: Διπλασιασμός του αριθμού των τρανζίστορ ανά chip κάθε δύο χρόνια– Gordon Moore, 1965

7. Παραδείγματα 1.4 billion 1.18 million 42 million 2012: Intel Ivy Bridge Core i7 1989: Intel 80486 2000: Intel Pentium4

8. Προκλήσεις (Scaling): ηλ. διαπερατότητα βάθος επαφής SD μήκος καναλιού πάχος οξειδίου βάθος περιοχής απογύμνωσης δυναμικό Electrostatic Integrity • Διαρροή Ρεύματος • Gate-Oxide • Junction • Αύξηση Θερμοκρασίας SCE (Short Channel Effect): DIBL(Drain-Induced Barrier Lowering):

9. εξαρτάται από τη γεωμετρία της συσκευής μετράει κατά πόσο το ηλ. πεδίο από τον απαγωγό επηρεάζει το κανάλι

10. τάση κατωφλίου σε long-channel device Μικρότερο Κανάλι → Δύσκολα OFF

11. Επίλυση: • Επομένως, τα SCEs μπορούν να μειωθούν με: • Μείωση βάθους ε • Μείωση πάχους οξειδίου • Μείωση βάθους περιοχής απογύμνωσης μέσω αύξησης της συγκέντρωσης του doping • Μείωση, δηλαδή, του ! SCE (Short Channel Effect): DIBL(Drain-Induced Barrier Lowering):

15. FinFETs: • Source • Drain • Fins (channel) • Gates

16. Φυσική: • Natural Length:

17. Λύνοντας την εξ. Poisson ανάλογα με τον αριθμό των πυλών έχουμε:

18. Άρα, όσο πιο μικρό είναι το πάχος του οξειδίου πύλης και το πάχος του φιλμ πυριτίου, τόσο μικρότερο είναι το δηλ. και η επίδραση του ηλ. πεδίου του απαγωγού στο κανάλι. Αυτό μπορεί να συμβεί και με περισσότερες πύλες. • Current Drive: • Το συνολικό ρεύμα ενός τρανζίστορ σε όλα τα μέρη του (S, D, G) ν-πυλών είναι ν-φορές μεγαλύτερο από το ρεύμα ενός τρανζίστορ με μία πύλη ίδιων διαστάσεων. • Για μεγαλύτερα ρεύματα από ν-φόρες → πολλαπλάfins! Το συνολικό ρεύμα θα ισούται με το ρεύμα που διαρρέει ένα fin πολλαπλασιασμένο με τον συνολικό αριθμό των fins. • Threshold Voltage: • Η τάση κατωφλίου εξαρτάται από το πάχος του φιλμ πυριτίου (κανάλι) χωρητικότητα οξειδίου αριθμός ζωνών

20. Το μεγαλώνει καθώς μικραίνουν τα γεωμετρικά μεγέθη ()

21. Κατασκευή: CMOS (Complementary Metal-Oxide-Semiconductor) • Fin Formation • Gate Stack Formation • Source and Drain Extension Implant • Spacer Formation • Epitaxial Raised Source/Drain Formation • Deep Source/Drain Implantation and Activation Anneal

22. Fins: Διαστάσεις πολύ σημαντικές για τα SCE!

23. Fin Height/Pitch: αποτελεσματικό πλάτος καναλιού ύψοςfin απόσταση ανάμεσα σε κάθε fin πλάτος ίχνους στο υπόστρωμα • Competitive: • ή

24. Nanowire Transistors: • Source • Drain • Silicon Nanowire • Gate • Gate Oxide

25. Ουσιαστικά: • Ένα GAA (Gate-All-Around) Transistor • Όλο το nanowire (S+D+Ch) είναι είτε p-type, είτε n-type • Αντίστοιχα, η πύλη είναι είτε n-type, είτε p-type • Δεν υπάρχουν junctions! • Junctionless: • Όχι παραπάνω doping • Χαμηλότερο κόστος • Όχι διάχυση (annealing) • Όχι Junction Leakage

26. Fabrication: • Commercial SOI Wafers and Electron-Beam Lithography (10nm πάχος) • Συνολικό doping (ion implantation) χρησιμοποιώντας για n-type και για p-type → υψηλό current drive • Gate: • Εναπόθεση στρώματος πυριτίου πάχους σε θερμοκρασίαεντός ενός Low-Pressure Chemical Vapor Deposition (LPCVD) Reactor • Ανόπτηση (annealing) σε άζωτο στους για 30 λεπτά • Etching & Patterning σε Reactive-Ion Etch (RIE) Reactor • Για ιδανικές τιμές τάσης κατωφλίου → poly-silicon gate (n-type) • poly-silicon gate (p-type) • Layer Deposition • -aluminium Επιμετάλλωση για μέγιστη ηλεκτρική επαφή στη συσκευή μας 3 Πύλες→ Top, Right, Left

29. n-type p-type

32. Επιδόσεις παρόμοιες με αυτές των FinFETs! Καλύτερη θερμοκρασιακή απόδοση! Λιγότερο Leakage Current!

33. Για διάφορα

34. Εφαρμογές: • Nanowire Transistor ακόμα σε ερευνητικό στάδιο • FinFET: • Intel Ivy Bridge 22nm CPUs (2012) • 2002 → 2012 • Tri-Gate FET (3 κανάλια + 3 πύλες) • Up to 37% higher speed • Up to 50% less power consumption

36. Βιβλιογραφία: • Colinge, J. P. - FinFETsand Other Multi-Gate Transistors (Springer) • Colinge, J. P. - Nanowire Transistors without Junctions (Nature Nanotechnology) • Τσουκαλάς, Δ. -Σημειώσεις Φυσικής Μικροηλεκτρονικών Διατάξεων • Θαναηλάκης, Α.-Θεωρία και Τεχνολογία Ημιαγωγών • Kasap, S. O. - Αρχές Ηλεκτρονικών Υλικών και Διατάξεων (Παπασωτηρίου) • Nanohub.org (MugFET & OMEN Nanowire Tools) • Sung G. Kim - MuGFET: First-Time User Guide • Saumitra R. Mehrotra - Nanowire: First-Time User Guide • Wikipedia.org • Hobs, Chris - CMOS Scaling Beyond FinFETs: Nanowires and TFETs (SEMATECH) • Colinge, J. P. - The SOI MOSFET: from Single Gate to Multigate (EuroSOI) • Lee, Jong-Ho - Fabrication and Characterization of bulk FinFETs for Future Nano-Scale CMOS Technology • Fabio D’ Agostino, Daniele Quercia - Short-Channel Effects in MOSFETs

37. Σας Ευχαριστώ!