CPU 引脚生成系统总线 : ABUS 、 DBUS 、 CBUS 联接 ROM 、 RAM 、 I/O 接口形成微型计算机。

1. Vcc 40 GND 1 AD15 AD14 39 2 A16/S3 38 AD13 3 AD0 ~ AD15地址数据线 T1：为地址线，A0~A15单向输出三态 T2—T4：为数据线双向三态，D0 ~ D15 A17/S4 37 4 AD12 A18/S5 AD11 36 5 35 A19/S6 6 AD10 RD BHE/S7 AD9 34 7 8086 CPU MN/MX AD8 33 8 AD7 32 9 HOLD(RQ/GT0) AD6 31 10 HLDA(RQ/GT1) 30 AD5 11 WR(LOCK) 29 12 AD4 AD3 M/IO(S2) 28 13 AD2 DT/R(S1) 27 14 DEN(S0) AD1 26 15 INTA(QS1) A19/S6~A16/S3地址状态线，单向三态 TEST ALE(QS0) AD0 25 16 NMI 24 17 23 18 INTR READY CLK 22 19 RESET GND 21 20 2．3 80X86微处理器的引脚功能 CPU引脚生成系统总线:ABUS、DBUS、CBUS联接ROM、RAM、I/O接口形成微型计算机。

2. 电路结构： =1。 74LS 373 VCC D MN/MX G MN/MX D 8284 CLK READY RESET CB M/ RD WR BHE/S7 DEN DT/R AB IO A16~A19 ALE I/O 设备 RAM I/O RES AD0~AD15 A B 74LS 245 8086 CPU DB DT/R G 一、最小工作模式 8284: CLK、READY、RESET 锁存器74LS373 : 地址锁存→AB 收发器74LS245: 双向收发驱动→DB CPU引线直接产生→CB 最大模式电路

3. 8284A输出： （1）时钟信号，CPU 主时钟CLK、PCLK（外部时钟用）及OSC。 （2）复位信号RESET E/C E/C （ 3）准备好信号READY RES RES D PWRGOOD RESET CSYNC 1 18 VCC X1 振荡器 X2 X1 2 17 PCLK 内接晶振、外部时钟输入信号 OSC X2 & 3 16 RDY1 PCLK ≥1 ÷3 SYNC 4 15 ÷2 SYNC 8284A READY 5 14 EFI & CK Q Q Q EFI 6 13 RDY2 CSYNC CLK CK RDY1 D 7 12 OSC & ≥1 D CK FF1 11 8 CLK FF2 2路I/O输入 准备好信号 AEN1 AEN2 ASYNC AEN2 AEN1 ASYNC READY GND 9 10 RESET RDY2 & ≥1

4. 1 20 Vcc 1Q 8Q 19 2 1D 18 3 8D 2D 17 4 7Q 8输入端：1D～8D 8输出端：1Q～8Q 2个控制端：G、OE 2Q 373 16 5 7D 3Q 15 6 6Q 3D 14 7 6D 4Q 13 8 5Q 4D 9 12 5D GND 10 G 11 1D 1Q 2D 2Q 3D 3Q 4Q 4D 373 5Q 5D 6Q 6D A0~A19 0 输出三态打开锁存器中的数据输出到Q A16~A19 D 7Q 7D 8Q D AD0~AD15 8D 1 D中的数据打入锁存器 OE OE G = G ALE OE G= 1 输出高阻态 0 数据保存 OE 锁存器74LS373 三态驱动、8D锁存器

5. 三态驱动、8位双向缓冲、驱动器。 Ａ边　输入： A1～A8 出端： B1～B8 Ｂ边　输入： B1～B8 出端： A1～A8 A1 B1 A2 B2 B3 A3 数据收发方向控制 A4 B4 245 A5 B5 =1 A→B A6 B6 A7 B7 =0 B→A A8 B8 AD0~AD15 DEN DT/R 三态输出控制 A B 245 =1 A到B驱动有效 D0~D15 DT/R DT/R DT/R DT/R G =0 G G B到A驱动有效 =0 =1 A之间B为高阻态 1G 2G 数据收发器 74LS245 返最小模式电路

6. 二、最大工作模式 电路结构： 控制总线由8288总线控制器产生。 VCC GND 8288 CLK 8284 CLK READY RESET MN/MX CB DEN ALE MN/MX =0 8086 CPU S0 S0 74LS373 AB S1 S1 IOWC IORC MRDC MWTC BHE/S7 INTA G S2 S2 I/O 设备 RAM I/O A16~A19 DT/R D AD0~AD15 D RES A B 74LS245 DB DT/R G

7. 8288输出的命令信号: Vcc 20 IOB 1 CLK 19 2 0 0 0 中断响应 0 0 1 读I/O 0 1 0 写I/O 0 1 1 暂停 1 0 0 取指 1 0 1 读存储器 1 1 0 写存储器 1 1 1 无效 18 S1 3 IORC 17 4 MRDC AIOWC 16 ALE 5 8288 DEN 15 6 CEN 14 7 13 8 MWTC AMWC MRDC 12 9 GND 11 10 MRDC S2 S0 S2 S0 MWTC 命令 信号 发生器 8086输 入信 号 状态 设码器 输出命令信号 8288输出的控制信号: 收发方向: 数据允许信号: DEN 地址锁存信号:ALE S1 AMWC DT/R MCE/PDEN INTA IORC IOWC MWTC AMWC MRDC AIOWC IORC INTA IOWC IOWC INTA AIOWC CLK AEN 输出控制信号 控制 逻辑 控制 信号 发生器 DT/R DT/R 控 制输 入 AEN DEN S2 S1 S0 CEN MCE/PDEN IOB ALE

8. 双功能控制信号 IOB=0 MCE输出主控级联允信号，主8259向从8259输出级联地址。 IOB=1：外设数据允许信号，控制外设通过I/O总线传送数据。 系统总线方式下，多总线同步信号，信号有效115ns后进行总线切换。 AEN: MRDC S0 S2 MWTC 命令 信号 发生器 状态 设码器 S1 AMWC =0,系统总线工作方式 IOB:总线工作方式信号 IORC IOWC INTA =1,I/O总线工作方式 =1该8288允许工作。 AIOWC CEN CLK 控制 逻辑 DT/R 控制 信号 发生器 AEN =0该8288禁止工作。 DEN CEN MCE/PDEN: MCE/PDEN IOB ALE 8288的工作状态信号，输入控制8288的工作状态 CEN：8288片选有效信号，用于多片8288协调工作。 CLK：定时时钟，通常由系统时钟提供。

9. VCC CPU 373 373 AB 系 统 总 线 主 存 I/O I/O 设备 （1）MN/MX =1 （1）MN/MX =0 245 8288 245 DB CB MN/MX MN/MX CPU AB I/O 设备 主 存 I/O 系 统 总 线 DB CB 三、最大最小工作模式比较 ： 最小工作模式 ： （2）控制总线由CPU引脚直接产生。 （3）用于构成单处理机小型系统 。 最大工作模式 ： （2）控制总线由8288总线控制器产生。 （3）用于构成多处理机和数学协处理器大型系统。

10. P4集成主板 RAM CPU座 PCI总线 主板控制芯片 声卡 游戏接口 COM1、2 8255并口 USB MOUSE 键盘

11. INTA INTA 8086 INTR INTR NMI NMI CB RD 8284 CLK READY RESET M/ 373 HOLD HOLD HLDA HLDA WR D A16~A19 ALE G A0~A19 D AD0~AD15 RD A B WR BHE/S7 245 DEN DT/R IO D0~D15 RES M/IO DIR G 2．4 80X86微处理器基本时序 时序：三总线各信号间的定时关系，完成存贮器与I/O间的读写操作。 8086的主要时序：总线读写、I/O读写、I/O中断、启动和复位。 时钟周期 T：CPU工作的时间基准。8086的主时钟周期4.77MHZ。 总线周期：4T周期完成一个总线操作，即一个操作数的读写操作。 指令周期：完成一条指令的时间，由整数个总线周期构成，长度不等。 空闲周期 TI：无总线操作时进入空闲周期，插入的个数与指令有关。 前一总线为写：AD0~AD15输出前次数据。 前一总线为读：D0~D15处于高电阻态。

12. 几种基本时序分析： 一、读操作 单向输出读操作有效信号，与 完成存贮器和I/O读取操作。 RD =0，读I/O设备 =0 =1 =0，读存贮器 T1 T2 T3 T4 M/IO CLK T1：地址周期 AD0~AD15 A16/S3~A19/S6： ALE：地址锁存 ：收发方向 A19/S6~A16/S3 地址信号 AD15~AD0 DT/R DT/R 373 ALE A0~A19 A16~A19 D M/IO M/IO D DEN AD0~AD15 G ALE OE RD RD RD

13. RD RD T1 T2 T3 T4 CLK 工作于B到A为输入状态 A19/S6~A16/S3 AD15~AD0 DEN DT/R DT/R DT/R ALE AD0~AD15 M/IO DEN DEN A B 245 D0~D15 DT/R G T2：数据准备周期 AD0~AD15：浮空转换为无效信号 A16/S3~A19/S6：S3~S6信号 ALE=0：锁存结束 T3：数据读取（采样）周期 AD0~AD15上出现D0~D15有效数据信号, CPU采样AD0~AD15读取数据。 T4：结束周期 为下一总线周期作准备，共4T周期完成了数据的读取。

14. 二、写操作 4T周期完成一个数据的写入。 T1 T2 T3 T4 CLK A19/S6~A16/S3 AD15~AD0 RD WR WR RD ALE =0，读 T1 T2 T3 T4 =1，写 CLK A19/S6~A16/S3 AD15~AD0 DT/R DT/R DT/R ALE M/IO M/IO DEN DEN

15. 三、中断及中断操作 中断：打断主程序的正常执行顺序与I/O进行数据传送一种方法。 硬件中断：I/O部件产生的中断。 NMI：不可屏蔽中断，无中断响应过程，发生中断立即执行。 INTR：可屏蔽中断，当IF=1允许，IF=0时禁止 。 软件中断：指令中断，实际上为一种过程调用方法。 中断类型码：中断服务程序的编号，寻址中断服务程序。

16. T1 T2 T3 T4 T1 T2 T3 T4 CLK ALE AD7~AD0 中断类型码 1、第一次 =0，中断被CPU响应，一个总线周期完成 2、第二次 =0，外设经D0~D7送中断类型码给数据总线，CPU读取中 断类码，进入中断服务程序。 INTA INTA INTA 中断操作时序： Ti

17. T1 T2 T3 T4 CLK RESET输入 内部RESET BUS 输入复位操作信号。 1 时钟上升沿启动复位操作。 2 时钟下降沿进入复位状态。 3 四、系统的复位和启动 有效的复位操作： 1、输入RESET=1＞4T时钟周期 2、初次加电RESET=1 ＞50ms 复位状态： 1、AD0~AD15 、A16/S3~A19/S6浮空。 2、ALE、HLDA低电平无效。 3、其它控制信号先变高再浮空。 4、寄存器状态：AX、BX、CX、DX、SI、DI、BP、SP、FR、DS、SS、ES、 IP=0、CS=FFFFH。 5、指令队列变为空。 特别说明： CS：IP=FFFFH：0000H是复位时第一条指令的地址所在。

18. 五、80386总线时序简介 80386的操作由P74 8种总线周期组成。 1、如图P74图-38为基本总线周期。 一个总线状态最小为2个CLK2时钟周期，比8086快得多。 2、图P75图-39流水线方式的总线周期，流水线方式与非流水线方式可以用NA#选取，当NA#为低电平时为流水线方式，否则为非流水线方式。 流水线方式：下一个周期的地址信号各总线周期定义信号在当前周期结束前就已经改变为可用。地址可以提前，有效延长了数据存在的可靠性，降低外设的要求。同时也可以减少等待周期。

19. 课后作业： 1. P76 2.9 2.10 2.15