1 / 60

Kauno technologijos universitetas Elektroninių ir matavimo sistemų katedra

Skaitmeninių sistemų projektavimas FPGA maitinimas ir suvartoj a m os galios vertinimas (modulis T170M012) 201 2. Kauno technologijos universitetas Elektroninių ir matavimo sistemų katedra Doc. dr. Žilvinas Nakutis. Veiksniai įtakojantys suvartojamą galią (SG).

keith-lester
Download Presentation

Kauno technologijos universitetas Elektroninių ir matavimo sistemų katedra

An Image/Link below is provided (as is) to download presentation Download Policy: Content on the Website is provided to you AS IS for your information and personal use and may not be sold / licensed / shared on other websites without getting consent from its author. Content is provided to you AS IS for your information and personal use only. Download presentation by click this link. While downloading, if for some reason you are not able to download a presentation, the publisher may have deleted the file from their server. During download, if you can't get a presentation, the file might be deleted by the publisher.

E N D

Presentation Transcript

  1. Skaitmeninių sistemų projektavimasFPGA maitinimas ir suvartojamos galios vertinimas(modulis T170M012)2012 Kauno technologijos universitetas Elektroninių ir matavimo sistemų katedra Doc. dr. Žilvinas Nakutis

  2. Veiksniai įtakojantys suvartojamą galią (SG) • Komponentas (konkreti FPGA šeima ir tipas) • Išorinės aplinkos sąlygos (temperatūra, aušinimas) • Projekto panaudotas FPGA resursų kiekis • Signalų (stimulų) charakteristikos (angl. Signal Activities)  viso 60

  3. SG vertinimo modelis viso 60

  4. SG vertinimo įrankiai Quartus II pakete • PowerPlay Early Power Estimator • PowerPlay Power Analyzer viso 60

  5. SG vertinimas, prieš pradedant projektavimą • Privalumai • Galima įvertinti iš anksto reikalavimus maitinimo šaltiniams ir t.t. • Trūkumai • Tikslumas labai priklauso nuo vartotojo nuspėjamų resursų • Visų reikiamų parametrų yra gana daug, todėl įvedimas užtrunka • Ko reikia? • Parsisiųsti Altera PowerPlay EPE Excel lentelę konkrečiam FPGA komponentui (http://www.altera.com/support/devices/estimator/pow-powerplay.jsp) viso 60

  6. PowerPlay EPE palaikomi komponentai viso 60

  7. PowerPlay Early Power Estimator (EPE) įrankis • Kartu panagrinėkime jo rezultatus viso 60

  8. SG įtakojančių duomenų įvedimas viso 60

  9. SG įtakojančių duomenų įvedimas viso 60

  10. I/O charakteristikos, įtakojančios SG • I/O standartas • Maksimalus taktavimo dažnis • Įvedimo, išvedimo ir dvikrypčių prievadų skaičius • I/O banko numeris • Prievado perjunginėjimo sparta (angl. Pin toggle percentage) • Aktyvavimas (angl.Output enable percentage) • Vidutinė apkrovos talpa • I/O duomenų kitimo sparta viso 60

  11. Cyclone II DC charakteristikos viso 60

  12. Cyclone III DC charakteristikos viso 60

  13. Stratix III DC charakteristikos viso 60

  14. SG vertinimas, atlikus dalinį projektavimą • Privalumai • SG įvertis gaunamas gana ankstyvoje projekto stadijoje • Projekto duomenis į PowerPlay EPE galima importuoti iš Quartus projekto • Trūkumai • Ribotas tikslumas dėl nepilnai žinomo resursų panaudojimo • Ko reikia? • Sukompiliuoti projektą • Sugeneruoti EPE failą *.csv (Project/Generate PowerPlay Early Power Estimator File) • Importuoti šį failą į Excel lentelę (reikiamo FPGA komponento) • Galima rankiniu būdu paredaguoti kai kuriuos parametrus viso 60

  15. Panagrinėkimo 8 bitų skaitiklio SG įvertinimą Quartus aplinkoje sukuriame projektą ir atlikę reikiamus nustatymus jį sukompiliuojame viso 60

  16. Projekto nustatymai (I/O priskyrimai ir t.t.) viso 60

  17. PowerPlay EPE rezultatai Importuotas failas *.csv iš Quartus projekto viso 60

  18. PowerPlay EPE importuoto failo redagavimo galimybės viso 60

  19. SG vertinimas, atlikus projektavimą • Privalumai • Įvertinimo tikslumas aukštas, nes programinė įranga (PowerPlay Power Analyzer) jau gali panaudoti duomenis apie projekto talpinimą FPGA komponente • Trūkumai • SG sužinoma tik projekto pabaigoje • Su kuo galima vertinti? • Įvertinimą galima atlikti su PowerPlay EPE • Įvertinimą galima atlikti su PowerPlay Power Analyzer viso 60

  20. PP Power Analyzer nustatymai viso 60

  21. Signalų (stimulų) charakteristikos Signalų pobūdis tiesiogiai įtakoja SG. Jis apibūdinamas tokiomis charakteristikomis: • Perjunginėjimo sparta (angl.toggle rate) – tai signalo būsenos kitimų (iš 1 į 0 arba atvirkščiai) skaičius per laiko vienetą. Matavimo vienetas – [kitimų skaičius per sekundę]. Paprastai SG didėja, didėjant perjunginėjimo spartai • Statinė tikimybė (angl. static probability) – tai signalo buvimo aukštame lygyje tikimybė įrenginio veikimo metu. Statinė tikimybė kinta nuo 0 (signalas visada loginis 0, žemė) iki 1 (visada loginis 1). viso 60

  22. Signalų aktyvumo failui sukurti atliekamas simuliavimas • Atlikus analizę generuojamas *.saf (Signal Activity File) failas viso 60

  23. PP Power Analyzer analizės paleidimas viso 60

  24. PP Power Analyzer rezultatai viso 60

  25. Palyginkime, kaip kinta SG, keičiant taktinį dažnį • Taktinis dažnis 50 MHz • Taktinis dažnis 100 MHz viso 60

  26. PP Power Analyzer rezultatų ataskaitos (išklotinės) • Pagal vidinius FPGA blokus • Pagal projekto hierarchinius blokus (šiame projekte tik vienas blokas) viso 60

  27. Power Play Analyzer Quartus 12.0 versijoje Signalų aktyvumo charakteristikų priskyrimo galimybės: • Assignment Editor lange priskiriant Power Toggle Rate ir Power Static Probability atributus signalams ir nurodant reikšmes • Power Analyzer opcijų nustatymo lange galima nurodyti Toggle Rate pagal nutylėjimą visiems įėjimams, kuriems nepriskirta kitaip • Iš failų: • VCD (Value Change Dump) – generuoja, pvz., ModelSim simuliatorius arba iš Active-HDL Waveform lango galima ekportuoti (ne Student Edition versijoje) • SAF (Signal Activity Files) generuodavo ankstesnėje negu Quartus 10.0 versijoje buvęs vidinis simuliatorius viso 60

  28. Power Play Analyzer Quartus 12.0 versijoje (tęsinys) viso 60

  29. Power Play Analyzer Quartus 12.0 versijoje (tęsinys) viso 60

  30. Xilinx firmos galios simuliatoriai • XPower Estimator • XPower Analyzer http://www.xilinx.com/products/technology/power/index.htm viso 60

  31. Xilinx Virtex FPGA galios suvartojimas skirtinguose resursuose (pagal str*) Taikytos įvairios skaitmeninio signalų apdorojimo schemos (FIR, FFT, DES) su įvairiai tduomenų testiniais vektoriais * Li Shang, Alireza S Kaviani, et al., Dynamic Power Consumption in Virtex™-II FPGA Family, 2002. viso 60

  32. Maitinimo grandinių reguliatoriai • Tiesiniai reguliatoriai (gali būti ir step-down, ir step-up tipo) • Komutuojami reguliatoriai (gali būti ir step-down, ir step-up tipo) • Buck (step-down) • Boost (step-up) http://www.altera.com/support/devices/power/regulators/pow-regulators.html (kiekvieno tipo pliusai ir minusai) viso 60

  33. Maitinimo grandinių integralumas • Kuomet išėjimo buferis keičia savo būseną, pvz., 1->0, arba 0->1, susidaro mažo impedanso kelias srovei pratekėti iš maitinimo linijos į žemę. Ši srovė užkrauna, arba iškrauna išėjimo talpumus. Srovė turi būti iš karto buferio išėjime, kad talpumas būtų kuo greičiau užkraunamas/iškraunamas iki reikiamo įtampos lygio. • Tai užtikrina filtruojantys kondensatoriai (angl. bypass capacitors), kurie lokaliai saugo energiją, reikalingą šiai pereinamojo proceso srovei. viso 60

  34. Maitinimo grandinių integralumas • 0,2 µF filtruojantys kondensatoriai (angl. decoupling capacitors) turi būti išdėstomi kuo arčiau VCCINT, VCCIO ir žemės prievadų/plokštumų. • Kiekviena VCCINT arba VCCIO ir žemės prievadų pora turi būti filtruojama su 0,2µF kondensatoriumi. BGA korpusų atveju tai tampa sunkiai išsprendžiamu uždaviniu. Tada stengiamasi išdėstyti kuo daugiau kondensatorių, bet tiek kiek telpa. • Filtruojančių kondensatorių dažninė charakteristika turi būti plačiajuostė, pvz., kaip monolitinių keraminių kondensatorių. viso 60

  35. Kaip išvengti PCB su FPGA klaidų • http://www.altera.com/literature/wp/wp-01106-pcb-design-mistakes.pdf • PCB Stackup Design Considerations forAltera FPGAs (http://www.altera.com/literature/an/an613.pdf) • AN 574: Printed Circuit Board (PCB) PowerDelivery Network (PDN) Design Methodology (http://www.altera.com/literature/an/an574.pdf ) viso 60

  36. Pagalbinis įrankis maitinimo grandinių projektavimui • WEBENCH Power Architect viso 60

  37. FPGA komponento pasirinkimas viso 60

  38. Pirminio šaltinio ir apkrovų įvedimas viso 60

  39. Projekto optimizavimas viso 60

  40. Viena maitinimo linija viso 60

  41. Maitinimo grandinių projektas viso 60

  42. Principinė schema viso 60

  43. Modeliavimo galimybės (elektrinės charakteristikos) viso 60

  44. Modeliavimo galimybės (temperatūrinės charakteristikos) viso 60

  45. Altium Designer schemos, pcb, gerber viso 60

  46. Altera Cyclone III Q240 FPGA board ACM-018 US$ 412.94 http://www.hdl.co.jp/en/index.php/acm/acm-018.html viso 60

  47. Linear Technology sprendimai Altera ir kitų FPGA maitinimo grandinėms – pavyzdiniai projektai (reference designs) http://www.linear.com/designtools/reference_design/altera.php viso 60

  48. ACM-018 PCB brėžiniai (4 sluoksniai) viso 60

  49. PCB moduliai su FPGA • Pažiūrėti schemų, PCB ir kitos grafinės medžiagos http://www.hdl.co.jp/en/index.php/acm/acm-024.html viso 60

  50. PCB moduliai su FPGA • http://www.hdl.co.jp/en/index.php/altera-series1/cycloneiii.html • http://www.hdl.co.jp/en/index.php/acm/acm-014.html • http://www.jopdesign.com/cyclone/ • http://www.ebay.com/ALTERA FPGA CycloneII EP2C5T144 Minimum System Learning Board Development Board viso 60

More Related