6.1 存储系统的基本概念 6.2 半导体存储器 6.3 高速缓冲存储器（ Cache ） 6.4 微机的外部存储器

第六章存储器系统 • 6.1 存储系统的基本概念 • 6.2 半导体存储器 • 6.3 高速缓冲存储器（Cache） • 6.4 微机的外部存储器

6.1 存储系统的基本概念 一、存储系统的层次结构 • 微机存储系统有三个基本参数：容量、速度、成本 • 容量：以字节数表示 • 速度：以访问时间TA、存储周期TM或带宽BM表示 TA——从接收读申请到读出信息到存储器输出端的时间 TM——连续两次启动存储器所需的最小时间间隔 TM > TA

存储系统的基本概念 一、存储系统的层次结构 w——数据总线宽度 • 成本：以每位价格表示

存储系统的基本概念 一、存储系统的层次结构寄存器 Cache 半导体主存储器成本磁盘磁带低速度

存储系统的基本概念 一、存储系统的层次结构外存平均访问时间ms级硬盘9~10ms 光盘80~120ms 内存平均访问时间ns级 SRAM Cache1~5ns SDRAM内存7~15ns EDO内存60~80ns EPROM存储器100~400ns

存储系统的基本概念 一、存储系统的层次结构寄存器 Cache 内存储器主存储器辅助存储器(磁盘) 外存储器大容量存储器(磁带)

存储系统的基本概念 二、存储器访问的局部性原理存储器访问的局部性指处理器访问存储器时，无论取指令还是取数据，所访问的存储单元都趋向于聚集在一个较小的连续单元区域中。时间上的局部性——最近的将来要用到的信息很可能就是现在正在使用的信息。主要由循环造成空间上的局部性——最近的将来要用到的信息很可能与现在正在使用的信息在空间上是邻近的。主要由顺序执行和数据的聚集存放造成

存储系统的基本概念 二、存储器访问的局部性原理存储器的层次结构是依靠存储器访问的局部性实现的存储器的层次结构的性能由命中率来衡量：命中率——对层次结构存储系统中的某一级存储器来说，要访问的数据正好在这一级的概率

存储系统的基本概念 二、存储器访问的局部性原理 • 例：两级存储系统 • M1 访问时间TA1，命中率H • M2 访问时间TA2 则平均访问时间 TA=HTA1+(1-H)TA2 规定：访问时间比访问效率则

存储系统的基本概念 二、存储器访问的局部性原理 1 追求 1.0 r=1 r=2 e r=10 r=100 0 H 1.0

6.2 半导体存储器 一、半导体存储器的分类静态RAM（SRAM）动态RAM（DRAM） RAM 掩膜型ROM 可编程ROM（PROM）可擦除可编程ROM（EPROM）电可擦除可编程ROM（E2PROM) ROM

半导体存储器 二、半导体存储器的组成 P. 157 三、静态RAM（SRAM） • SRAM基本存储电路 • P. 159

半导体存储器 三、静态RAM（SRAM）读写放大器数据寄存器数据总线存储矩阵控制电路地址译码器地址寄存器 CE OE WE SRAM芯片的结构地址总线

半导体存储器 三、静态RAM（SRAM） • SRAM的特点读写速度快所用管子数目多，单个器件容量小 T1、T2总有一个处于到通状态，功耗较大 SRAM通常用来做Cache

半导体存储器 四、动态RAM（DRAM）行选择信号列选择信号刷新放大器单管动态存储电路数据输入输出线

半导体存储器 四、动态RAM（DRAM）地址锁存器 I/O缓冲器地址总线数据总线存储矩阵读写控制/动态刷新电路 RAS# WE# CAS# DRAM芯片的结构

半导体存储器 四、动态RAM（DRAM） • DRAM的特点所用管子少，芯片位密度高功耗小需要刷新存取速度慢 DRAM主要用来做内存

半导体存储器 四、动态RAM（DRAM） • DRAM的种类 FPM DRAM 存取时间80~100ns EDO DRAM 存取时间50~70ns SDRAM 存取时间6~10ns

半导体存储器 四、动态RAM（DRAM） • DRAM内存条的种类 • SIMM——Single Inline Memory Module • 单列直插式内存模块 • 72线：32位数据、12位行列公用地址、RAS#、CAS#等 • 在Pentium微型机中必须成对使用 • FPM/EDO

半导体存储器 四、动态RAM（DRAM） • DRAM内存条的种类 • DIMM——Dual Inline Memory Module • 双列直插式内存模块 • 168线：64位数据、14位行列公用地址、RAS#、CAS#等 • 可单数使用 • FPM/EDO/SDRAM

半导体存储器 五、只读存储器（ROM） P.166 六、内存的扩展 P. 169 位扩展地址扩展将多个内存芯片用位扩组装成内存模块（即内存条）将多个内存条插到内存插槽中——地址扩展

PE PE 半导体存储器七、内存的奇偶校验 DRAM0 DRAM1 8位 9位 DRAM2 PB DRAM3 处理器 DRAM4 奇偶检查器/产生器 DRAM5 DRAM6 DRAM7 DRAMPB 存储器阵列

半导体存储器 八、内存地址分析 • 译码器74LS138

半导体存储器 八、内存地址分析例：2764为8K8的EPROM芯片，要求其地址范围是FA000H~FBFFFH，设计其连线。

半导体存储器 九、Pentium与内存的连接 82439TX系统控制器（MTXC）

半导体存储器 九、Pentium与内存的连接

6.3 高速缓冲存储器（Cache） 一、Cache的工作原理标签块 0 0 1 • Cache的结构块0 C-1 M个块每块K个字节 Cache C个槽每个槽K个字节块M-1 2n-1 主存

高速缓冲存储器（Cache） 一、Cache的工作原理 • 地址映象直接映象每个主存块只允许放到Cache的特定的槽中槽号字节号标签优点：简单缺点：Cache命中率低、 Cache空间利用率也低

高速缓冲存储器（Cache） 一、Cache的工作原理 • 地址映象全相联映象每个主存块允许放到Cache的任何一个槽中字节号标签优点：复杂优点：Cache命中率高、 Cache空间利用率也高

高速缓冲存储器（Cache） 一、Cache的工作原理 • 地址映象组相联映象把Cache分成若干组，每组若干个槽。设每组有J个槽，称为J路组相联每个主存块允许放在特定组内的任意一个槽中组号字节号标签

高速缓冲存储器（Cache） 一、Cache的工作原理 • 替换算法 1. 最近最少使用（LRU）需要记录使用情况的历史信息 2. 先进先出（FIFO）用循环移位寄存器 3. 用得最少（LFU）每个槽增加一个计数器 • 写入策略通写回写

高速缓冲存储器（Cache） 二、Pentium的片内Cache • Cache分成独立的8K代码Cache和8K数据Cache • 采用二路组相联方式 • 支持通写和回写两种写入方式 • 采用LRU替换算法

高速缓冲存储器（Cache） 二、Pentium的片内Cache

高速缓冲存储器（Cache） 二、Pentium的片内Cache • 每个Cache有0路和1路两个4KB缓存组成 • Cache中数据操作的基本单元为32个字节，一个单元称为一个数据线，每个4KB缓存区有128个数据线 • 片内Cache不能只填充部分数据线，这就是缓存式读总线周期要进行四个四字数据传送的原因 • 每个4KB缓存区有一个与之对应的标记目录，每个标记目录含有128个标记表项，记录着数据线的使用情况以及数据线中的数据是否无效了

高速缓冲存储器（Cache） 二、Pentium的片内Cache • 读操作 • 命中 • 未命中——进行高速缓存数据线填充读操作，在突发式读总线周期中读入256位数据 • 写操作 • 回写 • 通写 • WB/WT#信号

高速缓冲存储器（Cache） 二、Pentium的片内Cache • Cache的清除——两种方法： • 通过使FLUSH#输入低电平 • 通过指令INVD、WBINVD

高速缓冲存储器（Cache） 三、Pentium的外部Cache 外部Cache称为二级Cache——L2 Cache

高速缓冲存储器（Cache） 三、Pentium的外部Cache

6.4 微机的外部存储器 • 磁表面存储器 • 光盘存储器

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