Verilog-XL Analysis Lab.

1. Verilog-XL Analysis Lab. • Using Verilog-XL • Set Verilog-XL parameter • Create Verilog-XL Testfixture • Verlog-XL Analysis Steps • cWaves’ Browser/Display

2. Using Verilog-XL

3. 在自已路徑下建立此檔(simopt.f)： +ism -v /ee10-6/Librarys/compass0.6um/LIB06spdm/Verilog/cb60hp231d.ismvmd -v /ee10-6/Librarys/compass0.6um/LIB06spdm/Verilog/cb60io420d.ismvmd -v /ee10-6/Librarys/compass0.6um/LIB06spdm/Verilog/cells/support/udps.vmd Set Verilog-XL parameter (I)

4. 當你選擇 All Signals 後 在分析 wave 時所有的 訊號都可以呼叫，且電 路的 hierarchy subcitcuits 才能一一的 down 下去。 Set Verilog-XL parameter (II)

5. 請自行鍵入 此部份主要是使 ci 每 10ns 反相而 ci 每次反相又觸 發 a計數,當 a只要 等於15時 b就計數 直到 b等於15結束 此檔(in_file)是你必需寫的,而且要與 testfixture.new 放在同一路徑下. Creat Verilog-XL Testfixture(I)

6. 此檔(in_file)是你必需寫的,而且要與testfixture.new此檔(in_file)是你必需寫的,而且要與testfixture.new • 放在同一路徑下. 內容如下： • calc_mode estimate; • library_name cb60hp230d; • process typical; • temperature 25; • voltage 5.0; • num_sites 1000; 此檔在系統內可以不用管 module test_and2; reg i1, i2; wire o; AND2 u2(i1, i2, o); initial begin i1 = 0; i2 = 0; #2 i1 = 0; i2 = 1; #1 i1 = 1; i2 = 0; #3 i1 = 1; i2 = 1; end endmodule 此為另一個簡單的 testfixture 說明,下圖為程式結果 此部份主要是使 ci 每 10ns 反相而 ci 每次反相又觸 發 a計數,當 a只要 等於15時 b就計數 直到 b等於15結束 i1 i2 o 0 1 2 3 4 5 6 7 8 *Testfixture請參考 ”The Verilog Hardware Description Language” Donald E.Thomas Philip R. Moorby page 59-84 Creat Verilog-XL Testfixture(II)

7. 按此 icon 開始分析電路 進入 Interactive mode 完成電路分析按此 icon 可進入查看 Wave Form 此三個 Warring 可不必管！ Verilog-XL Analysis Steps

8. 先選 Subscope 欄的 test 再按 Down ,可一直 Down 下去到 最下面一層. cWaves’ Browser/Display(I)

9. 先在Signals選 單選出想看的 訊號，或是配 合Shift 鍵可多 選，然後按 “add to->“ icon 即可顯示波形 這些 icon 並配合滑 鼠可以調 整到你所 想看的 wave 區段 cWaves’ Browser/Display(II)