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Progetto VHDL: Esempio 1 Reti Asincrone

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Progetto VHDL: Esempio 1 Reti Asincrone

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Presentation Transcript

  1. Una rete sequenziale asincrona è dotata di due ingressi X1, X2 e di un’uscita Z. I segnali X2 e X1 non cambiano mai di valore contemporaneamente. Il segnale d’uscita Z può modificare il suo valore solo quando si verifica o un fronte di salita di X1 o un fronte di salita di X2: nel primo caso si deve avere Z=1, nel secondo Z=0. Progetto VHDL: Esempio 1 Reti Asincrone

  2. Diagramma degli stati primitivo

  3. Tabella degli Stati X1/X2 X sono gli stati stabili

  4. Tabella triangolare delle implicazioni Classi Massime di Compatibilità [AE] a [BH] b [CD] c [FG] d

  5. Rete risultante 00,01 10, 00 10 b a 01 11 Questa rete può avere il rischio di corse critiche in quanto ci sono due stati stabili per ogni colonna! 11 01,00 10,00 c d 11,10 01,11

  6. Codifica ridondante X1/X2 Y3/Y2/Y1 Essendoci due stati stabili per ogni colonna c’è ancora il rischio di corse critiche.

  7. Eliminazione corse critiche X1/X2 Y3/Y2/Y1

  8. X1/X2 Y2/Y1 Y2/Y1 Y3 = 0 Y3 X1/X2 Y2/Y1 Y3 = 1 Z = Y1 + Y2 Y1=X1!X2!Y3+X1Y1!Y3+!X2Y1+!X2Y2 Y2=Y2!Y1+X1X2!Y1!Y3 Y3=X1X2Y1+X1Y3

  9. Codice VHDL parte 1 (Main)

  10. Codice VHDL parte 2 (Testbench)

  11. Simulazione Behavioral Fronte di salita di X1 che porta a 1 l’uscita Fronte di salita di X2 che porta a 0 l’uscita

  12. Simulazione Post Route La simulazione Post Route mostra come le uscite vengano ritardate di un piccolo intervallo di tempo dovuto alle implementazioni fisiche (componenti fisici) utilizzate.

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