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VHDL, FPGA 를 이용한 소리인식 스위치 (Matched Filter 사용 )

VHDL, FPGA 를 이용한 소리인식 스위치 (Matched Filter 사용 ). 서상호 , 정선민 전자정보공학부 정보통신공학전공. 목 차. VHDL, FPGA 소개 Matched Filter 전체 구조 내부 구조 Simulation 결과 참고문헌. VHDL 소개. VHDL 이란 ? VHDL(VHSIC Hardware Description Language) 1980 년대 초부터 미 국방성에 사용하기 시작한 새로운 HDL(Hardware Description Language) 이다 .

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VHDL, FPGA 를 이용한 소리인식 스위치 (Matched Filter 사용 )

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Presentation Transcript

  1. VHDL, FPGA를 이용한 소리인식 스위치(Matched Filter 사용) 서상호, 정선민 전자정보공학부 정보통신공학전공

  2. 목 차 • VHDL, FPGA 소개 • Matched Filter • 전체 구조 • 내부 구조 • Simulation 결과 • 참고문헌

  3. VHDL 소개 • VHDL이란? • VHDL(VHSIC Hardware Description Language) • 1980년대 초부터 미 국방성에 사용하기 시작한 새로운 HDL(Hardware Description Language)이다. • 상위의 동작 레벨에서부터 하위의 게이트 레벨까지 하드웨어를 기술하고 설계하도록 하는 CAD 업계 및 IEEE 표준언어 • VHDL의 장점 • VHDL은 매우 넓은 범위의 Design을 가능하게 해 준다 . • VHDL은 특정 Simulator, Technology, Manufacturing 및 Process 와 무관하다.

  4. FPGA 소개 • FPGA란? • FPGA(Field-Programmable Gate Array) • 중간 개발물 형태의 집적 회로(IC) • FPGA의 장점 • 사용 중 설계 사항이 바뀌면 새롭게 바뀐 논리 회로를 FPGA 소자에 입력하여, 바뀐 논리 회로로 작동 • 불확실한 미래의 설계 변경에 대비하는 회로 설계 방법

  5. VHDL Modeling

  6. Matched Filter • Filter란? • 특정한 주파수에 따른 필터 • LPF, HPF, BPF • Matched Filter란? • 일반적인 필터와는 다른 특수한 목적에 맞는 필터 • 결과 값은 일반적으로 1 or 0 • 예) 기린 모양의 문은 기린만을 통과 시킨다.

  7. Matched Filter • Matched Filter의 출력

  8. A matched filter is a linear filter designed to provide the maximum • signal-to-noise power ratio at its output for a given transmitted symbol • waveform. H (f) PSD=No/2 Matched Filter

  9. Thus Matched Filter

  10. Matched Filter The equality holds if ; k -> constant * -> complex conjugate

  11. Matched Filter Maximum holds or

  12. Correlation realization of the Matched filter • Casual filter can be described in the time Domain as the convolution z(t) z(t) Matched Filter

  13. PXA255-FPGA Reset Shift Register Module Unit Delay Filter Module Adder and Multiplier Filter Out Module Adder And Compare Yn 12 …. Int LED On Signal in A/D Converter Int Clock Module 12000-Counter for 1KHz Clock 12MHz Clock 1KHz ALTERA Cyclone EP1C6Q240C8 전체 구조

  14. Shift Register Module Filter Module Filter Out Module Reset Data Coeff2 Coeff00 Coeff3 Coeff0 Coeff1 Yn Reg Reg Reg Reg Adder Matching Yes No Loop Led On Clock 내부 구조 • Data Input과 Shift Register 및 Filtering

  15. Simulation 결과

  16. Simulation 결과(계속)

  17. 결론 및 고찰

  18. 참고 문헌 • 박 세 현, 『디지털 시스템 설계를 위한 VHDL 기본과 활용』, 도서출판 그린, 1998 • 이 재 민, 『VHDL과 PLD를 사용한 디지털 시스템 설계 실습』, 홍릉과학출판사, 2000 • 동 성 수․유 영 태․강 석 규, 『VHDL을 이용한 디지털 회로 설계』, 동일출판사, 2003 • James H. McClellan․Ronald W.Schafer, Mark A.Yoder, 『Signal Processing First, Pearson Education International, 2000 • FPGA design, VHDL development • http://www.asicfpga.com/,『ASIC & FPGA』

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