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EDA 技术 实用教程. 第2章 EDA 设计流程及其工具. 第2章 EDA 设计流程及其工具. 本章首先介绍 FPGA/CPLD 开发和 ASIC 设计的流程，然后分别介绍与这些设计流程中各环节密切相关的 EDA 工具软件，最后就 MAX+plusII 的基本情况和 EDA 重用模块 IP 作一简述。. 2.1 FPGA／CPLD 设计流程. 应用 FPGA/CPLD 的 EDA 开发流程:. 原理图/ VHDL 文本编辑. 综合. FPGA/CPLD 器件和电路系统. 功能仿真. 逻辑综合器. 时序与功能 门级仿真. FPGA/CPLD
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EDA技术实用教程 第2章 EDA设计流程及其工具
第2章 EDA设计流程及其工具 本章首先介绍FPGA/CPLD开发和ASIC设计的流程，然后分别介绍与这些设计流程中各环节密切相关的EDA工具软件，最后就MAX+plusII的基本情况和EDA重用模块IP作一简述。
2.1 FPGA／CPLD设计流程 应用FPGA/CPLD的EDA开发流程: 原理图/VHDL文本编辑 综合 FPGA/CPLD 器件和电路系统 功能仿真 逻辑综合器 时序与功能 门级仿真 FPGA/CPLD 适配 1、isp方式下载 2、JTAG方式下载 3、针对SRAM结构的配置 4、OTP器件编程 结构综合器 1、功能仿真 2、时序仿真 FPGA/CPLD 编程下载
2.1.1 设计输入(原理图／HDL文本编辑) 1. 图形输入 原理图输入 图形输入 状态图输入 波形图输入
2.1.1 设计输入(原理图／HDL文本编辑) 2.HDL文本输入 这种方式与传统的计算机软件语言编辑输入基本一致。就是将使用了某种硬件描述语言(HDL)的电路设计文本，如VHDL或Verilog的源程序，进行编辑输入。 可以说，应用HDL的文本输入方法克服了上述原理图输入法存在的所有弊端，为EDA技术的应用和发展打开了一个广阔的天地。
2.1.2 综合 整个综合过程就是将设计者在EDA平台上编辑输入的HDL文本、原理图或状态图形描述，依据给定的硬件结构组件和约束控制条件进行编译、优化、转换和综合，最终获得门级电路甚至更底层的电路描述网表文件。由此可见，综合器工作前，必须给定最后实现的硬件结构参数，它的功能就是将软件描述与给定的硬件结构用某种网表文件的方式对应起来，成为相应互的映射关系。
2.1.3 适配 适配器也称结构综合器，它的功能是将由综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件，如JEDEC、Jam格式的文件。适配所选定的目标器件(FPGA/CPLD芯片)必须属于原综合器指定的目标器件系列。 逻辑综合通过后必须利用适配器将综合后网表文件针对某一具体的目标器件进行逻辑映射操作，其中包括底层器件配置、逻辑分割、逻辑优化、逻辑布局布线操作。适配完成后可以利用适配所产生的仿真文件作精确的时序仿真，同时产生可用于编程的文件。
2.1.4 时序仿真与功能仿真 时序仿真 就是接近真实器件运行特性的仿真， 仿真文件中己包含了器件硬件特性参数， 因而，仿真精度高。 功能仿真 是直接对VHDL、原理图描述或其他 描述形式的逻辑功能进行测试模拟，以了解 其实现的功能是否满足原设计的要求的过程， 仿真过程不涉及任何具体器件的硬件特性。
2.1.5 编程下载 • 通常，将对CPLD的下载称为编程(Program)，对FPGA中的SRAM进行直接下载的方式称为配置(Configure)，但对于OTP FPGA的下载和对FPGA的专用配置ROM的下载仍称为编程。 • FPGA与CPLD的辨别和分类主要是根据其结构特点和工作原理。通常的分类方法是： • 将以乘积项结构方式构成逻辑行为的器件称为CPLD，如Lattice的ispLSI系列、Xilinx的XC9500系列、Altera的MAX7000S系列和Lattice(原Vantis)的Mach系列等。 • 将以查表法结构方式构成逻辑行为的器件称为FPGA，如Xilinx的SPARTAN系列、Altera的FLEX10K或ACEX1K系列等。
2.1.6 硬件测试 最后是将含有载入了设计的FPGA或CPLD的硬件系统进行统一测试，以便最终验证设计项目在目标系统上的实际工作情况，以排除错误，改进设计。
2.2 ASIC及其设计流程 ASIC(Application Specific Integrated Circuits，专用集成电路)是相对于通用集成电路而言的，ASIC主要指用于某一专门用途的集成电路器件。ASIC分类大致可分为数字ASIC、模拟ASIC和数模混合ASIC。
2.2.1 ASIC设计方法 按版图结构及制造方法分，有半定制(Semi-custom)和全定制(Full-custom)两种实现方法。 全定制方法 是一种基于晶体管级的，手工设计版图的制造方法。 ASIC设计方法 全定制法 半定制法 半定制法 是一种约束性设计方式，约束的目的是简化设计，缩短设计周期，降低设计成本，提高设计正确率。 门阵列法 标准单元法 可编程逻辑器件法
2.2.2 一般ASIC设计的流程 系统规格说明 系 统 划 分 逻辑设计与综合 版 图 验 证 版 图 设 计 综合后仿真 芯 片 测 试 参数提取与后仿真 制版、流片
2.3 常用EDA工具 本节主要介绍当今广泛使用的以开发FPGA和CPLD为主的EDA工具，及部分关于ASIC设计的EDA工具。 EDA工具大致可以分为如下5个模块： 设计输入编辑器 HDL综合器 仿真器 适配器(或布局布线器) 下载器
2.3 常用EDA工具 2.3.1 设计输入编辑器 2.3.2 HDL综合器 性能良好的FPGA/CPLD设计的HDL综合器有如下三种： Synopsys公司的FPGA Compiler、FPGA Express综合器。 Synplicity公司的Synplify Pro综合器。 Mentor子公司Exemplar Logic的LeonardoSpectrum综合器。 综合器的使用也有两种模式： 图形模式和命令行模式(Shell模式)。
2.3 常用EDA工具 2.3.3 仿真器 • 按处理的硬件描述语言类型分，HDL仿真器可分为： • (1) VHDL仿真器。 • (2) Verilog仿真器。 • (3) Mixed HDL仿真器(混合HDL仿真器，同时处理Verilog与VHDL)。 • (4) 其他HDL仿真器(针对其他HDL语言的仿真)。 按仿真的电路描述级别的不同，HDL仿真器可以单独或综合完成以下各仿真步骤： (1) 系统级仿真。 (2) 行为级仿真。 (3) RTL级仿真。 (4) 门级时序仿真。
2.3 常用EDA工具 2.3.4 适配器(布局布线器) 适配器的任务是完成目标系统在器件上的布局布线。适配，即结构综合通常都由可编程逻辑器件的厂商提供的专门针对器件开发的软件来完成。这些软件可以单独或嵌入在厂商的针对自己产品的集成EDA开发环境中存在。 2.3.5 下载器(编程器)
EDA工具软件 1、ALTERA： MAX+PLUSII、QUARTUSII 2、LATTICE： isp EXPERT SYSTEM、 isp Synario ispDesignExpert SYSTEM ispCOMPILER、PAC-DESIGNER 3、XILINX： FOUNDATION、ISE 4、FPGA Compiler、FPGA Express、Synplify、 Leonardo Spectrum ... EDA公司 ：CADENCE、EXEMPLAR、 MENTOR GRAPHICS、OrCAD、SYNOPSYS、 SYNPLICITY、VIEWLOGIC、...
2.4 MAX+plusII概述 延时网表提取、编程文件汇编 编译网表提取、数据库建立、逻辑综合、逻辑分割、适配 编 程 器 图形或HDL 编辑器 设 计 输 入 综合或 编 辑 适 配 器 件 下 载 仿 真 MAX+plusII设计流程
2.4 MAX+plusII概述 MAX+plusII的启动界面：
2.5 IP核 IP(Intellectual Property)就是知识产权核或知识产权模块的意思，在EDA技术和开发中具有十分重要的地位。 软 IP IP核 固 IP 硬 IP
习 题 二 • 习题2-1 叙述EDA的FPGA/CPLD设计流程。 • 习题2-2IP是什么？IP与EDA技术的关系是什么？ • 习题2-3 叙述ASIC的设计方法。 • 习题2-4FPGA/CPLD在ASIC设计中有什么用处？ • 习题2-5简述在基于FPGA/CPLD的EDA设计流程中所涉及的EDA工具，及其在整个流程中的作用。
