Altera Cyclone™ II

1. UNIVERSIDADE ESTADUAL DE CAMPINAS MO801 – Tópicos em Arquitetura e Hardware Prof. Rodolfo Jardim de Azevedo Altera Cyclone™ II Juliano Medeiros Coimbra juliano_coimbra@yahoo.com.br 1

2. Introdução • Produzida para rápida disponibilidade e baixo custo • Baseada no feedback dos clientes da Altera • Trabalha com o software Quartus II (link no site da disciplina) • Possui kits de desenvolvimento de hardware para aumentar a velocidade de produção • Capacidade de expansão dos periféricos 2

3. Introdução • Oferece 60% a mais de desempenho e ½ do consumo de energia • Soluções de baixo custo em processamento embutido (processador Nios II) • Solução de baixo custo para DSP: • Mais de 150 multiplicadores 18x18; • Mais de 1.1Mbit de memória embutida. 3

4. Arquitetura • Bidimensional baseada em linhas e colunas • Interconexões entre blocos lógicos vetoriais (LABs), blocos de memória e multiplicadores • Rede global de clock com mais de 4 PLLs (Phased Locked Loops) • Blocos de memória M4K (dual-port, 260 MHz) • Blocos de multiplicadores (250MHz) • 3 registradores por elemento de I/O (IOE), que são localizados na periferia do dispositivo • Suporte para vários padrões de I/O, com entrada máxima de 805 Mbps e saída máxima de 640 Mbps 4

5. Arquitetura • Interface com dispositivos de memórias DDR, DDR2, SDR, SDRAM e QDRII SRAM (acima de 167 MHz) Diagrama da Cyclone II EP2C20 Cyclone II Device Handbook, Volume 1, Altera, versão CII5V1-2.2 5

6. Elementos Lógicos (LE) 6 Cyclone II Device Handbook, Volume 1, Altera, versão CII5V1-2.2

7. LE – modos de operação • O Quartus II automaticamente ajusta o LE para o melhor modo de operação • Modo NORMAL: apropriado para funções gerais da lógica e funções de combinações (combinational functions) • Modo ARITMÉTICO: ideal para implementar contadores, somadores, acumuladores e comparadores 7

8. LE – modo normal Cyclone II Device Handbook, Volume 1, Altera, versão CII5V1-2.2 8

9. LE – modo aritmético Cyclone II Device Handbook, Volume 1, Altera, versão CII5V1-2.2 9

10. Blocos Lógicos Vetoriais (LAB) • Cada LAB possui: • 16 LEs; • Sinais de controle; • Cadeias de carry dos LEs; • Cadeias de registradores; • Interconexões locais 10

11. Blocos Lógicos Vetoriais (LAB) Cyclone II Device Handbook, Volume 1, Altera, versão CII5V1-2.2 11

12. LAB – sinais de controle • Dois clocks • Dois clock enables • Dois clears assíncronos • Um clear síncrono • Um load síncrono Um máximo de sete sinais de controle de uma só vez 12

13. Interconexões MultiTrack • Tecnologia DirectDrive™ • Entre linhas • Entre colunas • Rotas do dispositivo • Em todas o Quartus II oferece melhoria de desempenho e utilização 13

14. Clock Global e PLLs • Mais de 16 redes de clock global • Mais de 4 PLLs • Seleção dinâmica da origem do clock • Enable e Disable dinâmicos 14

15. Clock Global e PLLs Cyclone II Device Handbook, Volume 1, Altera, versão CII5V1-2.2 15

16. Clock Global e PLLs Cyclone II Device Handbook, Volume 1, Altera, versão CII5V1-2.2 16

17. Pinos de clock dedicados • Se não forem utilizados para alimentar a rede global de clock, podem ser usados com outro propósito, tomando o cuidado de não utilizar um registrador de I/O, mas sim algum registrador do LE 17

18. DPCLK[] e CDPCLK[] • Nos modelos menores existem apenas os DPCLK[] • Nos modelos maiores da FPGA existem os CDPCLK[] (que passam por um multiplexador antes de chegarem no bloco de controle de clock - atraso) e os DPCLK[] que vão direto para o bloco de controle • Quartus II: Input Delay from Dual-Purpose Clock Pin to Fan-Out Destinations • São pontos de entrada para sinais PCI e DQS, que fazem interface com memórias externas 18

19. Rede de clock global • Podem enviar sinais para o máximo de recursos que a FPGA pode gerenciar sem exceder seu limite de dissipação de energia (fan-out), ou seja, praticamente todos os recursos podem ter esse sinal como uma entrada 19

20. Bloco de controle de clock Cyclone II Device Handbook, Volume 1, Altera, versão CII5V1-2.2 20

21. Phase Locked Loops (PLLs) • Dividem ou multiplicam o clock • Deslocam o clock • Pode ter escolha manual do clock 21

22. Memória M4K • Organizadas em colunas • Os registradores de saída podem ser ignorados, mas os de entrada não • 4608 bits de RAM • Buffer FIFO • Bits de paridade • Desempenho esperado: 250MHz 22

23. Memória M4K • Byte Enable Cyclone II Device Handbook, Volume 1, Altera, versão CII5V1-2.2 23

24. M4K: modos de operação • Single-port • Simple dual-port #(with mixed width) • True dual-port #(with mixed width) • Embedded shift register • ROM • FIFO Buffers 24

25. M4K: clocks • Independent • Input/Output • Read/Write • Single 25

26. M4K: interfaces Cyclone II Device Handbook, Volume 1, Altera, versão CII5V1-2.2 26

27. Blocos de multiplicadores • Desenvolvidos para funções de intenso DSP, como: • FIT (finite impulse response) • FFT (fast Fourier transform) • DCT (discrete cosine transform) • Trabalha como: • Um multiplicador de 18 bits • Mais de dois multiplicadores independentes de 9 bits • Desempenho esperado: 250 MHz 27

28. Multiplicadores: conexões Cyclone II Device Handbook, Volume 1, Altera, versão CII5V1-2.2 28

29. Estrutura de I/O • Buffer bidirecional com 3 registradores de saída para transferência de dados bidirecional Cyclone II Device Handbook, Volume 1, Altera, versão CII5V1-2.2 29

30. Estrutura de I/O • Interface de tensão múltipla: a FPGA pode se ligar a outros dispositivos com tensões diferentes • Pinos de I/O possuem utilizam os padrões de energia LVPECL, LVDS, HSTL ou SSTL Cyclone II Device Handbook, Volume 1, Altera, versão CII5V1-2.2 30

31. Sinais através do bloco de I/O Cyclone II Device Handbook, Volume 1, Altera, versão CII5V1-2.2 31

32. I/O: interfaces com memórias externas • 167 MHz / 333 Mbps para DDR e DDR2 SDRAM • 167 MHz / 667 Mbps para QDR II SRAM 32

33. Configuração e teste Cyclone II Device Handbook, Volume 1, Altera, versão CII5V1-2.2 33

34. Configuração e teste • A FPGA possui circuitos JTAG BST que satisfazem os padrões da IEEE (1149.1) • Os dispositivos de JTAG também monitoram a operação da lógica, aceitando vários comandos JTAG • Também aceita AS e PS 34

35. Hot-Socketing • A placa que contém a FPGA pode ser removida durante o funcionamento do resto do barramento, sem causar efeitos indesejados • Suporte para qualquer seqüência de ativação de dispositivos • Sem ruídos no barramento durante a inserção da placa 35

36. Bibliografia • Cyclone II Device Handbook, Volume 1, Altera, versão CII5V1-2.2 36