Christophe OZIOL / Beng yun KY I NSTITUT DE P HYSIQUE N UCLÉAIRE O RSAY

1. DALTON DIGITIZER FROM ALTOVIANARVAL Christophe OZIOL / Beng yun KY INSTITUT DE PHYSIQUE NUCLÉAIRE ORSAY VLSI JUIN 2012

2. Sommaire LES PREMIERS OBJECTIFS (POURQUOI LA CARTE DALTON ?) LES POSSIBILITES DE LA CARTE LES SYNOPTIQUES LES PREMIERS DEVELOPPEMENTS et TESTS FAITS AVEC DES CARTES D’EVALUATION

3. LES PREMIERS OBJECTIFS (POURQUOI LA CARTE DALTON ?) • Mettre à jour notre système d’acquisition pour l’accélérateur ALTO • (suite à l'obsolescence de la carte COMET) • Possibilité de lire deux types de détecteurs Germanium et Silicium • Gérer au moins 6 voies analogiques par carte (total = 128) • Gestion de « Trigger Less » • 5. Mesures de temps (la résolution en temps d’un détecteur Germanium • est ~10ns) (< 2ns attendu) • Avoir un lien Gigabit Ethernet vers NARVAL • 7. Filtrage numérique

4. LES POSSIBILITES DE LA CARTE DALTON La gestion des voies analogiques est faite via des cartes mezzanines ( modulaire). - 8 voiesanalogiques (FADC 14bits 250Ms/s) - Ouautres ( FADC 12bits 1Gs/s, …) connecteur au standard FMC (FPGA Mezzanine Card) Un OS Linux embarqué : - Gb Ethernet - USB 2.0 - PCI-Express 1x (Gen1 250Mo/s) - Possibilitéd’embarquer le programmed’acquisitionNARVAL  sauvegarde des donnéesdirectementsurdisquedur interne/externe via des connecteursSata 2.0

5. LES POSSIBILITES DE LA CARTE DALTON (suite) 3. Gestion de Trigger : - Trigger Less (cahier des charges initial) - Trigger externe via un lien optique (SFP / carte GTS) ou via une entrée LVTTL sur la carte mezzanine. 4. Synchronisation des horloges (25MHz/100MHz): - En interne - Entre les cartes (LVTTL / GTS Leaf). 5. Chassis rackable 19 pouces 2U 500W 3.3v, 5v, 12v

6. DALTON – SYNOPTIQUE DE LA CARTE MERE EXT_CLK TRIGGER 3x SFP optical DDR3 socket DDR3 1Go Micro SD Flash socket Gb Ethernet USB 2.0 8 voies analogiques FADC DAC … H-DISK FPGA VIRTEX-6 XC6VLX130T MARVEL µP 88F6282 PCIe 1x Gb Ethernet HPC SLOW CTRL DAQ ENDPOINT ROOT PCI-E 1 Lane I2C ENDPOINT MEZZANINE BOARD LINUX NARVAL 2x SATA 2 GPIO H-DISK LPC RS232 DEBUG CLOCK MANAGER JTAG EEPROM Config NAND Flash EEPROM SPI POWER EXT_CLK

7. DALTON – ALIMENTATIONS 12V 12V PMBUS PTD08A020 DCDC 20A Ajustable 1.0V FPGA Core RSENSE  FILTER UCD9240 POWER MANAGER PTDBUS CURRENT SENSE INA333 P1V_FPGA_CS PTD08A020 DCDC 20A Ajustable PTDBUS RSENSE  FILTER 2.5V FPGA VCCO & Marvell I/O CURRENT SENSE INA333 P2V5_FPGA_CS PTD08A010 DCDC 10A Ajustable RSENSE  FILTER PTDBUS 2.5V FPGA VCCAUX CURRENT SENSE INA333 PVAUX_FPGA_CS PTDBUS PTD08A010 DCDC 10A Ajustable RSENSE  FILTER 1.0V Marvell Core CURRENT SENSE INA333 P1V_M88_CS Local PTDBUS : ####_PWM ####_SRE ####_FAULT ####_EAP ####_EAN Global PMBUS : PMBUS_ALERT PMBUS_CLK PMBUS_DATA PMBUS_CTRL Temp FAN_TACH TemperaturesensesMux CD74HC4051 TMUX CTRL FAN 12V

8. DALTON – ALIMENTATIONS 12V 12V PMBUS UCD7230 DCDC 6A Ajustable 1.03V MGT AVCC  FILTER UCD9240 POWER MANAGER PTDBUS MGT_AVCC_CS UCD7230 DCDC 6A Ajustable PTDBUS  FILTER 1.2V MGT AVTT MGT_AVTT_CS PTD08A010 DCDC 10A Ajustable RSENSE  FILTER PTDBUS 1.5V FPGA CURRENT SENSE INA333 P1V5_FPGA_CS PTDBUS PTD08A020 DCDC 20A Ajustable RSENSE  FILTER 3.3V CURRENT SENSE INA333 P3V3_CS Local PTDBUS : ####_PWM ####_SRE ####_FAULT ####_EAP ####_EAN Global PMBUS : PMBUS_ALERT PMBUS_CLK PMBUS_DATA PMBUS_CTRL Temp TemperaturesensesMux CD74HC4051 TMUX CTRL

9. DALTON – ALIMENTATIONS 12V 12V PMBUS PTD08A010 DCDC 10A Ajustable 1.1V ARM VDD_CPU_Core RSENSE  FILTER UCD9240 POWER MANAGER PTDBUS CURRENT SENSE INA333 P1V1_CORE_CS UCD7230 DCDC 6A Ajustable PTDBUS  FILTER 1.8V P1V8A_CS TL1963 LDO 1.5A CURRENT SENSE INA333  FILTER PTDBUS 5V USB NDS331N FPGA Global PMBUS : PMBUS_ALERT PMBUS_CLK PMBUS_DATA PMBUS_CTRL Temp TemperaturesensesMux CD74HC4051 TMUX CTRL

10. DALTON – CARTES DE DEVELOPPEMENT OpenRD : ARM Processor Marvel 88F6281 FMC108 : 8 voies, 14 bits ADC 250Ms/s (ADS62P49) Xilinx ML605 Virtex-6

11. DALTON – SCHEMA FONCTIONNEL DU FPGA DCM IDELAYCTRL SYS_CLK_P CLKLOCKED SYS_CLK_N LOCAL PLL CONTROLER CPU_RESET CLOCK_ MANAGER RESET OSCILLO- SCOPIE PCIE MANAGER PCIE_REFCLK_P DAQ_CLK IBUFDS GTXE1 PCIE_REFCLK_N ENERGY & TIME FADC INPUT ALIGNEMENT DIGITAL PULSE PROCESSOR READ-OUT SEQUENCER PCIE_RX_P MEZZANINE BOARD PCIE_RX_N PCIE ENDPOINT INTEGRATED CORE PCIE_TX_P PCIE_TX_N DPP_READOUT SYS MONITOR FMC CONTROLER SPI/I2C DALTON MANAGER IP PCIE

12. XILINX – PCI-Express

13. … • En mode adressage 32bits chaque paquet est composé de : • - 3 mots d’entête (3 x 32 bits) • Des données. La longueur maximum des données (max payload) varie • selon le chipset qui gère le bus PCIe. 128 octets dans la plupart des cas. • - 1 mot de contrôle (optionnel)

14. DALTON – SCHEMA FONCTIONNEL DU BLOC PCIe 32bits USER_DOUT FIFO ASYNC PCIE_TX PCIE_CLK_P 64bits IBUFDS GTXE1 PCIE_CLK_N USER_VAL USER_ACK USER_REQ USER_CLK PCIE_RX TRN BUS PCIE_TX_P REGISTERS PCIE_REG PCIE_TX_N XILINX PCIE ENDPOINT INTEGRATED CORE PCIE_RX_P PCIE_IRQ PCIE_RX_N PCIE_TRN PCIE_CFG CFG BUS PCIE_IO PCIE_MANAGER

15. CONDITION DE TEST 32bits COUNTER TEMPON FIFO READ-OUT INTERFACE IP-PCIE LINUX 125 MHz Debian, Ubuntu 12.4, Centos 6, Scientific Linux 6 (Gnome, GTK2) RESTART DMA IRQ ACK Amélioration possible Le temps acknowledge IRQ + la relance du DMA ≈1.3µs

16. DALTON – DIGITAL PULSE PROCESSOR FAST SHAPER BIPOLAR RC – (CR)2 Y1 Y2 Y3 Y4 Y5 EXT_TRIGGER_IN TRIGGER TIMING FILTER MUX PEAKING TIME DELAY THRESHOLD ENERGY_EN Y1 Y2 Y3 CHX_DIN STOP Y4 BASELINE MEAN Y5 SLOW SHAPER MWD SUB FLAT TOP MEAN ENERGY OSCILLOSCOPIE & ANALOG INSPECTION MODULE SETUP MODULE OSCILLOSCOPIE & ANALOG INSPECTION MODULE

17. Conclusion - Le schéma de la carte mère est terminé, le routage est en cours. - Le 1er prototype attendu vers le mois novembre/décembre 2012. - Planifier le début du schématique de la carte mezzanine.