Superscalar Processor’s Architecture Team Federal University of Rio Grande do Sul Brazil - 1999

1. A P S E Superscalar Processor’s Architecture Team Federal University of Rio Grande do Sul Brazil - 1999 Prof. Philippe O. A. Navaux Prof. Tiaraju A. Divério Prof. Sergio Bampi

2. APSE Members: Introduction Motivation • Rafael R. Santos, PhD Student • Ronaldo A. L. Gonçalves, PhD Student • Maurício Lima Pilla, PhD Student • Rafael L. Sagula, Master Student • Tatiana G. S. Santos, Master Student • Guilherme Dal Pizzol, Undergraduate Student • Leonardo Heredia, Undergraduate Student Goals SE Overview Evolution Steps Work In Progress Memory Hierarchy Speculative Fetch SEMPRE

3. Covered Topics • Memory hierarchy • High bandwidth Fetch and Prefetch schemes • Branch Prediction • Speculative Execution • SMT and Multi-Path architectures • Analytical and Simulation Modeling

4. Goals • To design more aggressive techniques and architecture models to obtain higher IPC rates • To design architectural support to handle the control and data dependencies in order to reduce their penalties • To develop analytical models to have draft performance indexes quickly • To develop simulators to keep track on the execution behavior of the new schemes getting closer to real situations

5. i- queue f- buffer Scalar Pipeline IC FU regs Superscalar Pipeline Multi-path fetch “Speculative” Simultaneous Multithreaded Multi-path Execution APSE Project Evolution

6. Development Steps Architecture Specification Analytical Modeling Simulation Performance Evaluation

7. Work in Progress

8. UNIVERSIDADE FEDERAL DO RIO GRANDE DO SUL INSTITUTO DE INFORMÁTICA PROGRAMA DE PÓS-GRADUAÇÃO EM COMPUTAÇÃO SEMPRE - Proposta de uma Arquitetura Multi-Tarefas Simultâneas com Capacidade de Execução de Processos Proposta de Tese de Doutorado Ronaldo A. L. Gonçalves Orientando Philippe O. A. Navaux Orientador

9. INTRODUÇÃO: Motivação e Fundamentação Teórica • Hardware cada vez mais sofisticado • Desempenho atual ainda baixo (sobra hardware) • Necessidade de maximizar a utilização do hardware • Aplicações atuais possuem paralelismo limitado • Uma Solução: arquiteturas SMT • Limitação: dificuldade para programação multi-tarefas • Uma Extensão: usar processos • Benefícios e Efeitos Colaterais • Outra Extensão: suporte de hardware

10. ARQUITETURA PROPOSTA - SEMPRE

11. INSTRUÇÕES PRIVILEGIADAS • Create, Kill, Suspend e Resume

12. PRÉ-BUSCA DE INSTRUÇÕES

13. MODELAGEM ANALÍTICA • Trabalho Cooperativo • Ferramenta DSPN - Redes de Petri • Objetivos • Alcance dos Modelos - Comportamental • Modelagens Ideal e com Pré-Busca • TOFI (Taxa de Ocupação das Filas de Instruções) • Capacidade de Despacho

14. MODELAGEM DA BUSCA COM PRÉ-BUSCA

15. Capacidade de Despacho x Acertos na I-cache

16. Capacidade de Despacho x Latência da Cache L2

17. CONCLUSÕES • Propomos uma arquitetura que executa processos • Que aproveita paralelismo abundante • Que maximiza a utilização do hardware • Que otimiza a utilização da cache de instruções • Que facilita o trabalho do sistema operacional • PRÓXIMOS PASSOS • Implementação do simulador • Técnica para otimizar a utilização da cache de dados • TRABALHOS FUTUROS • Desenvolver sistema operacional

18. PUBLICAÇÕES CACIC 98 - Argentina SBAC-PAD 98 - Brasil CLEI 99 - Paraguai SBAC-PAD 99 - Brasil *

19. A P S E Superscalar Processors Architecture Team Federal University of Rio Grande do Sul Brazil - 1999