Ch14

1. Ch14

2. 14-1　微機電系統簡介 指由微小化(微米尺寸，米)的感測器、驅動器、及訊號處理與控制單元所構成的光機電整合系統，其由訊號處理與控制單元根據感測器所感測到物理量的變化作出適當的決策，並命令驅動器對物理量的變化作出適當的反應。

3. 微機電系統之基本構成單元有三： • 微感測元件：用以感測物理量之變化。 • 微驅動元件：用以對物理量的變化作出 適當的反應。 • 微電子電路：用於訊號處理與控制。

4. 微機電製造技術內涵可概分為二： • 微加工製程：用以製作微米尺寸的三維 結構與元件。 • 微電子電路製程：用以製作微訊號處理 與控制電路。 其中，微電子電路製程即大家所熟悉的IC半導體製程，已發展地相當成熟，其並不屬於本文欲介紹的範疇從略；而微加工製程則泛指用於製作微結構與微功能性元件的各種製程技術。

5. 微機電系統工程主要目的 在於能夠將微電子電路與功能性元件整合成為一完整的單晶片系統(system on a chip，SOC)，其運用微電子電路製程與微加工製程可達到多功能的整合，高精密度的特性可大幅提昇系統的效能，批次量產的製造方法可降低製造成本與時間，而微小化可滿足產品對於可攜性、低耗能、使用簡便、低維護保養成本、環保……等的需求。

6. 14-2　光微影技術

7. 14-3　矽微加工技術 體型微加工運用一些基本的薄膜與蝕刻等製程技術，將矽基材加工成為所需的微結構體；面型微加工在矽基材上面沉積所需的結構薄膜材料，而後運用適當的蝕刻技術將所沉積的薄膜材料加工成所需的微結構。

8. 14-3-1　基本製程 矽微加工技術包括三個基本製程步驟：①薄膜沉積製程；②光微影製程；③蝕刻製程。 薄膜沉積的目的在將材料均勻地覆蓋在基材上形成一層薄膜，如圖14-2(a)所示。光微影製程即如同14.2節所述，用以定義出微結構的幾何形狀，如圖14-2(b)所示。

10. 薄膜製程 可概分為“物理氣相沉積(physical vapor deposition，PVD)”與“化學氣相沉積(chemical vapor deposition，CVD)”沉積材料有：氧化矽、氮化矽、多晶矽、鋁及各種金屬材料、甚或高分子材料……等。貴重金屬常會污染微電子電路導致損壞，故貴重金屬材料的製程設備必須與微電子電路製程設備分開為佳。如前所述，繼薄膜製程完成後，接著便利用光微影製程與蝕刻製程進行結構圖案定義與蝕刻成型。然貴重金屬薄膜通常使用一種稱為“掀舉(lift-off) ”的技術。

11. 濕蝕刻製程 等向性蝕刻液在蝕刻材料時，其蝕刻速率在所有方向皆相同；而非等向性蝕刻液的蝕刻速率對不同方向則有所不同，故其較容易控制蝕刻後的形狀。等向性蝕刻液在蝕刻材料時，其蝕刻速率在所有的方向皆相同，故在作縱向蝕刻時，其亦會朝橫向蝕刻，而造成蝕刻罩幕下方的材料亦被腐蝕掉，此現象稱為"底切(undercutting)"，如圖14-3所示，進而影響製程精度。

13. 非等向性蝕刻液針對矽的蝕刻，其對不同的矽晶格面會有不同的蝕刻速率，使用最普遍的為氫氧化鉀(KOH)溶液，因其使用上最安全。非等向性蝕刻液針對矽的蝕刻，其對不同的矽晶格面會有不同的蝕刻速率，使用最普遍的為氫氧化鉀(KOH)溶液，因其使用上最安全。 矽晶圓乃是從一單晶(monocrystalline)結構的矽晶棒上切片而得，所謂單晶即是其原子的排列均按照一致的晶格結構，故矽晶圓為單晶矽。

14. 矽晶圓的規格包括： (1)切割面({100}、{110}、或{111})。 (2)摻雜型式(p-type或n-type)。 (3)阻值(Ω)。

19. 濕蝕刻製程 高濃度硼摻雜蝕刻停止技術在矽基材上沉基一層氧化矽，以作為後續摻雜硼的阻擋層，接著利用光微影技術與氧化矽的蝕刻，以定義出欲摻雜硼的區域，進行摻雜，摻雜完成後，將氧化層蝕刻去除。再於矽基材上沉基一層氧化矽，以作為後續氫氧化鉀蝕刻的阻擋層，接著利用光微影技術與氧化矽的蝕刻，以定義出欲蝕刻的區域，最後進行氫氧化鉀蝕刻。

21. 乾蝕刻製程 所謂乾蝕刻(dry etching)即是使用低壓放電型式的電漿(plasma)將不要的材料去除。化學性電漿蝕刻利用電漿把反應氣體分子解離成對薄膜材料具有反應性的離子，將薄膜材料反應成具揮發性的產物，如圖14-9所示，而後被真空系統抽離。故為等向性蝕刻，蝕刻選擇性較佳，且蝕刻速率較快；物理性濺擊蝕刻藉由電場方向的控制，達到非等向性蝕刻，但蝕刻選擇性較差，且蝕刻速率亦較慢。

23. 反應性離子蝕刻利用電漿把反應氣體分子解離成對薄膜材料具有反應性的離子，以電場加速反應性離子以轟擊薄膜材料，達到同時具備高蝕刻選擇性與非等向性蝕刻且蝕刻速率快的乾蝕刻製程。反應性離子蝕刻利用電漿把反應氣體分子解離成對薄膜材料具有反應性的離子，以電場加速反應性離子以轟擊薄膜材料，達到同時具備高蝕刻選擇性與非等向性蝕刻且蝕刻速率快的乾蝕刻製程。

24. 高密度電漿(high density plasma, HDP)蝕刻在微機電製程中較普遍使用的高密度電漿蝕刻設備稱為“電感耦合電漿蝕刻(inductor coupling plasma etching)”，簡稱“ICP”，如圖14-12所示。ICP與RIE的主要差異在於ICP多了一組位於反應腔周圍的射頻(RF)感應線圈，使得二次電子做螺旋狀的運動，以增加與反應氣體的碰撞頻率，產生高密度電漿。

28. 掀舉製程 在基材上沉積一層支撐層(通常為氧化矽)並以光微影技術定義出圖形。將支撐層選擇性地蝕刻，沉積貴重金屬薄膜去除光阻的同時便將多餘的貴重金屬薄膜掀離。最後再將支撐層蝕刻去除。

30. 14-3-2　體型微加工 以矽基材作為微結構的本體，運用光微影與蝕刻等製程技術，將矽基材加工成為所需的微結構體。以氫氧化鉀對矽做非等向蝕刻可輕易蝕刻出如圖14-14所示之各種微結構，如：溝槽(trench)、凹洞(cavity)、噴嘴(nozzle)、薄膜(membrane)、橋(bridge)、及懸臂樑(cantilever beam)等各種結構，這些結構乃是構成微流道、微井、噴墨頭、微壓力計、共振式微感測器……及其他許多功能性元件(微感測器與微驅動器)的基本結構。此外亦可做出如圖14-15(a)所示之平台結構。

39. 14-3-3　面型微加工 是在矽基材(或其他基材)上面沉積所需的結構薄膜材料，而後運用適當的蝕刻技術將所沉積的薄膜材料加工成所需的微結構。採用二層不同的薄膜材料，上層為結構層(通常為多晶矽)，下層為犧牲層(通常為氧化矽)。利用薄膜沉積與乾蝕刻製程，依序加工各層，最後再以濕蝕刻將犧牲層去除以釋放結構層。加工的薄膜層數越多，結構就越複雜，製程難度亦越高。

41. 面型微加工技術亦可作出各式的腔體結構。首先在基材上沉積一層氧化矽，以光微影與乾蝕刻(RIE)定義出腔體體積，如圖14-23(a)所示。續沉積一層多晶矽以作為腔體結構，如圖14-23(b)所示。再利用光微影與乾蝕刻(RIE)開出蝕刻孔，最後以濕蝕刻將腔體內的氧化矽去除便成。面型微加工技術亦可作出各式的腔體結構。首先在基材上沉積一層氧化矽，以光微影與乾蝕刻(RIE)定義出腔體體積，如圖14-23(a)所示。續沉積一層多晶矽以作為腔體結構，如圖14-23(b)所示。再利用光微影與乾蝕刻(RIE)開出蝕刻孔，最後以濕蝕刻將腔體內的氧化矽去除便成。

43. 14-3-4　矽的電化學蝕刻 在矽中摻雜高濃度的硼(摻雜濃度約2.5×1019cm–3 )，可大幅降低氫氧化鉀的蝕刻速率，利用此特性可精確控制氫氧化鉀對矽的蝕刻區域。

44. 但是在功能性元件(感測器與驅動器)的製作上，除了元件結構外，尚必須搭配負責訊號處理與控制的微電子電路，而微電子電路是無法在高摻雜濃度的矽晶圓上製作，而必須使用電化學蝕刻的蝕刻控制方法。矽的電化學蝕刻最主要的優點便是僅需低摻雜濃度，因此該製程可與積體電路製程相容。但是在功能性元件(感測器與驅動器)的製作上，除了元件結構外，尚必須搭配負責訊號處理與控制的微電子電路，而微電子電路是無法在高摻雜濃度的矽晶圓上製作，而必須使用電化學蝕刻的蝕刻控制方法。矽的電化學蝕刻最主要的優點便是僅需低摻雜濃度，因此該製程可與積體電路製程相容。

46. 14-3-5　晶圓接合

50. 共晶接合技術利用金屬薄膜(通常為金)作為接著材料，如圖14-29所示，將金膜置於二矽晶圓間，當加熱溫度超過370℃時，金與矽會形成合金而將二片矽晶圓接合在一起。共晶接合技術利用金屬薄膜(通常為金)作為接著材料，如圖14-29所示，將金膜置於二矽晶圓間，當加熱溫度超過370℃時，金與矽會形成合金而將二片矽晶圓接合在一起。