ARQUITETURA E ORGANIZAÇÃO DE PROCESSADORES DSP TI (Família C6000)

1. ARQUITETURA E ORGANIZAÇÃO DE PROCESSADORES DSP TI (Família C6000) UFRGS – Instituto de Informática Arquitetura e Organização de Processadores Dieison Antonello Deprá (Mestrado, 2006).

2. Roteiro • Contexto • DSP TI (Família C6000) • Características arquiteturais • Organização • Unidades Funcionais • Memórias • Caminhos de dados • Conjunto de instruções • Pipeline • Resumo • Referências

3. Contexto • Embarcados • Alto desempenho • Processamento numérico intenso • Aplicações: • Vídeo (MPEG4, JPG2000, H264) • Áudio (MP3) • Wireless (celulares, estações base) • Redes (ADSL) • Redução de código

5. DSP TI (Família C6000) • Lançamento 1997 • VLIW • CISC • 200 MHz • 1600 MIPS • Núcleos • C62X (P. Fx) • C67X (P. Ft) • C64X (P. Fx) (2000)

6. DSP TI (Família C6000) Extraído de (DSP Solution)

7. DSP TI (Família C6000) • Características Arquiteturais • Instruções de 32 bits (16, 24, 32, 48) • Fetch 256 bits • Load/Store • Aritmética (Ponto flutuante e Ponto fixo) • Múltiplas memórias (dados e programas) • Múltiplas unidades funcionais • Múltiplos caminhos de dados • Periféricos especializados • Instruções CISC (11 formatos) • Registradores de propósito geral e especializados

8. Organização • Componentes • 2 bancos de RPG 32x32 (64x32) • Registradores especiais (controle e lógica) • 8 unidadesfuncionais • 2 caminhos LFM • 2 caminhos STM • 2 geradores de endereços • 2 caminhos de dados cruzados

9. 32 RPG (2x(16x32)) Organização • Visão geral (TMS320 C6211-6711) Extraída de (Musemeci, 2001).

10. Organização • Núcleos (C62/C67 x C64) Extraída de (SPRU395, 2000).

11. Organização • Caminhos de dados e unidades funcionais Extraída de (SPRU395, 2000).

12. Organização • Mapeamento conjunto de instruções X unidades funcionais • 12 Formatos de instruções • 1 tipo L • 1 tipo M • 3 tipo D • 5 tipo S • NOP, IDLE • Ex: • ADD .L1 A0, A1, B0;

13. Organização • Pipeline • Fetch • Uniforme • 4 Fases • Decode • Uniforme • 2 Fases • Execution • Variável • 5 Fases (Ponto Fixo) • 10 Fases (Ponto Flutuante) Extraída de (SPRU189E, 2000). Extraída de (SPRU189E, 2000).

14. Organização • Pipeline – Fetch • PG: Program Generate • PS: Program Send • PW: Program read Wait • PR: Program Receive Extraída de (SPRU189E, 2000).

15. Organização • Pipeline – Decode • DP: Instruction Dispatch • DC: Instruction Decode Extraída de (SPRU189E, 2000).

16. Organização • Pipeline – Execution • Ciclos variáveis • Tipos de instruções • Mono ciclo • Dois ciclos: Multiplicações • Três ciclos: Store • Quarto ciclos: Extended Multiply • Cinco ciclos: Load • Seis ciclos: Branch • NOP’s Extraída de (SPRU189E, 2000).

17. Resumo • Arquiteturas de alto desempenho • Para domínios de aplicação específicos • VLIW • Conjunto de instruções CISC • Mais responsabilidade para o compilador • Grande número de registradores • Unidades especializadas e redundantes • Larga utilização em sistemas embarcados • Uso intenso em arquiteturas multi-core

18. Referências • (DSP Solution, 2002), DSP Selection Guide, Texas Instruments Inc., 2002; • (Musumeci, 2001), DS740 Advanced Computer Architecture, Phillip Musumeci, RMIT School of Electrical and Computer Systems Engineering, http://pm.cse.rmit.edu.au/˜phillip, 2001; • (SPRU189E, 2000), TMS320C6000 CPU and Instruction Set Reference Guide, Texas Instruments Inc., 2000; • (SPRU395, 2000), TMS320C64x Technical Overview, Texas Instruments Inc., 2001; • (Wagner, 2006) Arquiteturae Organizaçãode Processadores Aula 12 Processadores DSP, Material de Aula, Flávio Rech Wagner, 2006; • (SPRU146N, 2005) TMS320C6414, TMS320C6415, TMS320C6416 FIXED-POINT DIGITAL SIGNAL PROCESSORS, Texas Instruments Inc., 2005;