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Conception d ’ une IP d ’ un contrôleur de bus I ² C en SystemC1.0

Conception d ’ une IP d ’ un contrôleur de bus I ² C en SystemC1.0. ZHANG XUN. Tuteurs du projet : Mr. P. Garda - Mr. O. Romain LISIF---Team SYEL Université Pierre et Marie Curie. Sommaire. Introduction Projet SystemD

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Conception d ’ une IP d ’ un contrôleur de bus I ² C en SystemC1.0

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Presentation Transcript

  1. Conception d’une IP d’un contrôleur de bus I²Cen SystemC1.0 ZHANG XUN Tuteurs du projet : Mr. P. Garda - Mr. O. Romain LISIF---Team SYEL Université Pierre et Marie Curie

  2. Sommaire • Introduction • Projet SystemD • Etudes préliminaries • Objectif de mon stage • Travail en cours • Perspectives des travaux à réaliser

  3. 1. Introduction : Protocol I2C ? --Inter Integrated Circuits Bus • Communication sur un bus bidirectionnel composé de deux lignes SDA (Serial Data) et SCL (Serial Clock) 8 bits Adress/Data up Contrôleur I2C SDA SCL Appareil Esclave #A Appareil Esclave #B Appareil Esclave #N ... Les signaux ‘enable’

  4. 1. Introduction : Historique • Le bus a été élaboré au début des années 80 . et fait partie de la grand famille des L.A.N ( réseaux locaux) avec pour cible privilégiée le marché grand public compte tenu de ses avantages techniques et économiques. • Modulaire • reconfigurable • Expandable • Le coût • Depuis lors, des millions de téléviseurs, récepteurs de radio, autoradios utilisent ce moyen de communication interne à leur propres systèmes.

  5. Objectifs : Concevoir des modèles mixtes de contrôleur de bus de terrain pour SoCLib Modèles CABA et TLM Qualification des Modèles Test sur plateforme 2. Projet SystemD Modélisation d’un contrôleur I2C pour débuter

  6. 2. Projet SystemD Architecture du contrôleur I2C proposer Digital Block IP DB[7..0] µP interface IP Contrôleur I2C interface A0 Reset RW CS Analogue Block SCL STR INT ACK SDA CLK

  7. 3. Etudes préliminaires / architecture Stagiaires de DESS (C. Changenet + N. Desrue) Registres R_Control R_status R_status R_Control SDA Machine à état De contrôle Séquenceur ? S_State SCL R_Clock Diviseur d’horloge Point de départ de mon stage

  8. 4. Objectifs de mon stage • Finaliser l’IP en VHDL • Intégrer le bloc d’interface avec µP • Implémenter l’IP sur une plateforme de type Nios • Communication entre un µP et un esclave externe • Qualification expérimentale de l’IP • Transcrire l’IP en SystemC • Modèle CABA (Cycle Accurate Byte Accurate) SoCLib

  9. 5. Travaux en cours Registres R_adress R_Control R_Data R_status R_Clock R_status R_status R_Control SDA A/D 16bits Interface Contrôleur IP Machine à état De contrôle Séquenceur S_State ALE SCL WR RD R_Clock Diviseur d’horloge CLK Horloge interne

  10. 5. Travaux en cours Caractéristiques du bloc µP / IP ajouté • S’adapter au protocole du bus multiplexé du microcontrôleur 80C51 • Etre adressé comme une simple mémoire • Permettre un accès aux registres en lecture seule ou écriture seule aussi bien du coté microcontrôleur que du coté machine à état et séquenceur.

  11. 6. Travaux en futurs • Finaliser le bloc l’IP • Implémenter l’IP • Transcrire l’IP en SystemC et vérifier son comportement

  12. MERCI谢谢(xie xie)

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