Programmne realisatsioon ja riistvaraline realisatsion

1. Programmne realisatsioon ja riistvaraline realisatsion Spetsiaalne riistvara. PC ? Arvuti BUS Mikrokontroller RAM CPU ROM Taimer PORT PORT ? Trükkplaat komponentidest (mikroskeemidest) koostatud loogikaskeemiga. Oma mikroskeem Üleande püstitus/ kirjeldus Projekteerimine Mikroskeemi valmistamise tehnoloogia Oma mikroskeem ASIC - Application Specific Integrated Circuit ? T. Evartson

2. T. Evartson

3. T. Evartson

4. T. Evartson

5. T. Evartson

6. ASIC T. Evartson

7. Programmeeritav loogika I T. Evartson

8. T. Evartson

9. FPGA – MPGA võrdlus Toote hind MPGA FPGA Seeria suurus T. Evartson

10. T. Evartson

11. Programmeeritav loogika II T. Evartson

12. Programmeeritavad loogikaseadmed PLD - Programmable Logic Devices Loogika programmeerimise tehnoloogiad SRAM tehnoloogia. SRAM triger SRAM triger MUX SRAM triger ANTI-FUSE tehnoloogia. Metall Amorfne räni Metall EPROM-i tehnoloogia Vgg Silicon select gate Vss Vdd Silicon floating gate p n n T. Evartson

13. SRAM tehnoloogia SRAM triger SRAM triger MUX SRAM triger T. Evartson

14. ANTI-FUSE tehnoloogia Metall Amorfne räni Metall T. Evartson

15. EPROM tehnoloogia MOSFET – Metal Oxide Semiconductor Fielt Effect Transistor p-MOS Gate Vgg Silicon select gate Vss Vdd Source Drain Silicon floating gate p n n n-MOS Gate Vgg Silicon select gate Vss Vdd Source Drain Silicon floating gate p n p T. Evartson

16. Püsimälu kasutamine riistvara realiseerimisel. Näide. Segmentindikatori juhtimine püsimäluga. ROM 1 1 1 1 1 1 0 X1 0 0 1 1 0 0 0 X2 . . . Aadress X3 X4 1 1 1 1 1 0 1 T. Evartson

17. Dekooder konjuktsioonide realiseerijana Dekooder realiseerib kõik võimalikud konjuktsioonid kõigist sisendmuutujatest. Tegelikult oleks järgmise näite juures vaja realiseerida neli erinevat konjuktsiooni. y1 = x3 x2 x1 + x3 x2 x1 + x3 x2= x3 x2 x1 + x3 x2 x1 + x3x2 x1 +x3x2 x1 y2 =x3 x2 x1 + x3 x2 = x3 x2 x1 + x3x2 x1 +x3x2 x1 000 DC 0 1 001 x1 0 0 a0 010 1 0 x2 011 a1 0 0 100 0 0 x3 101 a3 1 0 110 1 1 111 1 1 y1 y2 T. Evartson

18. Progranmmeritavad maatriksid. PLA - Programmable Logic Array,PAL - Programmable Array Logic x 1 x 2 x n . . . Puhver AND OR . . . . . . y1 y2 y m 0 x 1 x 2 x n . . . 1 1 . . . 1 +V . . . + V y1 y2 y m T. Evartson

19. NOR – NOR maatriks x 1 x 2 x n . . . Puhver NOR NOR . . . . . . y1 y2 y m x 1 x 2 x n +V 1 1 1 . . . . . . 1 1 1 +V . . . +V 1 1 1 0 0 +V y1 y2 y m T. Evartson

20. Näide. y1 = x1 x2 x3 + x1 x2 x3 + x1 x2 y2 = x1 x2 x3 + x1 x2 0 x 1 x 2 x 3 1 1 1 +V y 2 y 1 T. Evartson

21. T. Evartson

22. x 1 y1 Väljund funktsioon x n . . . ym Ülemineku funktsioon Uus olek am as Mälu Vana olek t x 1 y1 PLA/PAL x n . . . Väljund funktsioon ym Vana olek Ülemineku funktsioon Uus olek am as Mälu t T. Evartson

23. FPGA - Field Programmable Gate Array S/V blokk I/O Cell S/V blokk I/O Cell S/V blokk I/O Cell S/V blokk I/O Cell LB Logic Block LB Logic Block LB Logic Block S/V blokk I/O Cell S/V blokk I/O Cell LB Logic Block LB Logic Block LB Logic Block S/V blokk I/O Cell S/V blokk I/O Cell LB Logic Block LB Logic Block LB Logic Block S/V blokk I/O Cell S/V blokk I/O Cell S/V blokk I/O Cell S/V blokk I/O Cell T. Evartson

24. Näide X2 Y = X1 X2 + X1 X3 NOT NOT X1 X1 X2 AND AND OR X3 X1 X2 Y X1 X3 T. Evartson

25. T. Evartson

26. FPGA-del põhineva riistvara projekteerimine . Riistvara kirjeldus. (Boole´i funktsioonid, loogikaskeem, VHDL …) Loogiline optimeerimine/ minimeerimine Ülesande jaotamine Technology Mapping Osaüleannete paigutus Placement Trasseerimine Routing Programmeerimine/ konfigureerimine T. Evartson

27. Loogika blokk. Logic Block 0 LUT - Look-up table 1 1 X 1 1 X 2 Y 1 X 3 1 1 X 1 Y 1 X 2 1 X 3 MUX-de baasil X1 X2 + X1 X3 X1 = 0 X1 = 1 Y = X1 X2 + X1 X3 X3 X2 X3 = 0 X2 = 1 X3 = 1 X2 = 0 0 1 1 0 MUX 0 0 1 1 X3 S MUX 0 Y X3 1 S MUX X2 1 0 X1 0 1 S X2 T. Evartson

28. T. Evartson

29. T. Evartson

30. T. Evartson

31. T. Evartson

32. T. Evartson

33. T. Evartson

34. T. Evartson

35. T. Evartson

36. Actel IGLOO T. Evartson

37. Sisend/väljund blokid. I/O cells 0 MUX T 1 S S/V kontakt I/O pad T 0 MUX 1 S Ühendusressursid. Interconnection resourcees LB LB Ühendusmaatriksid CLK Naabrite vahelised ühendused LB LB Pikad liinid T. Evartson

38. T. Evartson

39. FPGA-de arhitektuurid Sümmeetriline Symmetrical Array Rida-arhitektuur Row-based LB LB LB LB LB LB LB LB LB LB LB LB LB LB LB LB LB LB LB LB LB LB LB LB Hierarhiline Hierarchical (CPLD) Sea-of-Gates PLA PLA PLA PLA PLA PLA PLA PLA T. Evartson

40. T. Evartson

41. T. Evartson

42. T. Evartson

43. T. Evartson

44. ATMEL AT94KAL (sardprotsessor) T. Evartson

45. T. Evartson

46. IP tüübid Soft core – Tavaliselt HDL kujul. Väga nõrgalt või üldse mitte optimeeritud teatud tootele (valmistaja, seeria ja toode (device)). Firm core – Tavaliselt HDL kujul. Optimeeritud konkreetsele tehnoloogiale ( tootja, seeria ja toode). Saavutatakse väga head tulemused kiiruses energia tarbes ja pinna kasutuses. Hard core – Osa FPGA-st on juba riistvaras fikseeritud loogika tasandil teatud funktsioonide jaoks. Muutusi selles osas teha enam ei saa. Väga hästi optimeeritud. T. Evartson

47. FPGA ja sardprotsessorid I Xilinx MicroBlaze ( Firm core) T. Evartson

48. ATMEL AT94KAL (Hard core) T. Evartson

49. T. Evartson