STUDENT: ENOIU EDUARD

1. STUDENT: ENOIU EDUARD

2. CIRCUITE DE DECODARE RS(255,239) IMPLEMENTATE PE FPGA • ETAPELE PREZENTĂRII • OBIECTIVELE CERCETĂRII • CONTRIBUŢII • SCOPUL PROIECTULUI • METODOLOGIA CERCETĂRII • ANALIZA CERCETĂRII • CONCLUZII • CERCETĂRI VIITOARE

3. CIRCUITE DE DECODARE RS(255,239) IMPLEMENTATE PE FPGA • OBIECTIVELE CERCETĂRII • folosirea algoritmului Berlekamp-Massey pentru decodorul RS • implementarea unui sistem cu consum de putere redus • comparare cu metoda automată de optimizare de putere Quartus

4. CIRCUITE DE DECODARE RS(255,239) IMPLEMENTATE PE FPGA • CONTRIBUŢII ADUSE: • Optimizări pentru o mapare eficientă pe FPGA • Optimizarea operaţiilor cu memoria în FPGA • Reducerea consumului de putere prin metode specifice plăcilor FPGA Altera Cyclone

5. CIRCUITE DE DECODARE RS(255,239) IMPLEMENTATE PE FPGA • 3. SCOPUL PROIECTULUI • Realizarea unui sistem de decodare • Decodor Reed-Solomon (255,239) cu consum redus de putere • specific pentru aplicaţiile spaţiale dar nu numai.

6. CIRCUITE DE DECODARE RS(255,239) IMPLEMENTATE PE FPGA • ETAPELE PREZENTĂRII • OBIECTIVELE CERCETĂRII • CONTRIBUŢII • SCOPUL PROIECTULUI • METODOLOGIA CERCETĂRII • ANALIZA CERCETĂRII • CONCLUZII • CERCETĂRI VIITOARE

7. CIRCUITE DE DECODARE RS(255,239) IMPLEMENTATE PE FPGA 4. METODOLOGIA CERCETĂRII RS(n,k) k simboluri Date Codare Reed-Solomon n Data Redundant k 2t k = biți de informație 2t = biți redundanți Transmitere prin canal cu zgomot

8. CIRCUITE DE DECODARE RS(255,239) IMPLEMENTATE PE FPGA FPGA (Field Programmable Gate Array) -bloc logic FPGA generic

9. CIRCUITE DE DECODARE RS(255,239) IMPLEMENTATE PE FPGA FPGA (Field Programmable Gate Array) Programarea: 1. etapa de proiectare; 2. etapa de mapare/rutare; 3. etapa deverificare/simulare; 4. modificarea sau corectarea circuitului.

10. CIRCUITE DE DECODARE RS(255,239) IMPLEMENTATE PE FPGA Consumul de putere în FPGA • Blocurile de memorie incorporate consumă între 10% si 20% din puterea dinamică • LUT-urile consumă la fel de multă putere ca memoria dar mai puţin ca flip-flop-urile • Pentru optimizarea memoriei trebuie să reconfigurăm memoriile din circuit Din Altera Corp. Cyclone Device Handbook am aflat procentajul de puterea dinamică consumată în medie pe un design.

11. CIRCUITE DE DECODARE RS(255,239) IMPLEMENTATE PE FPGA Tehnici de reducere a nivelului puterii pe circuit • - mărimea bus-ului un multiplu • al mărimii originale a bus-ului • bufferele combină datele de la două sau mai multe scrieri consecutive

12. CIRCUITE DE DECODARE RS(255,239) IMPLEMENTATE PE FPGA Tehnici de reducere a nivelului puterii pe circuit Activitatea memoriei, original vs. cu buffer. • activitatea memoriei este redusă cu 75% prin folosirea buffer-ului • permite memoriei să fie dezactivată pentru un sfert sau mai mult din timpul pe care anterior trebuia să fie activă, reducând astfel semnificativ consumul de putere.

13. CIRCUITE DE DECODARE RS(255,239) IMPLEMENTATE PE FPGA - Sistemul de faţă este proiectat pentru a furniza un decodor funcţional Reed-Solomon pentru un sistem bazat deja pe FPGA. Lucrare ştiinţifică precedentă • - Un decodor Reed-Solomon cu putere redusă proiectat pentru comunicaţiile folosite în submarine ASIC - întregul chip consumă 68.5 mW - în termeni de consum de energie dinamică depăşeşte cu mult capabilităţile FPGA-urilor

14. CIRCUITE DE DECODARE RS(255,239) IMPLEMENTATE PE FPGA Implementarea circuitelor de codare şi decodare RS IMPLEMENTAREA CODORULUI REED-SOLOMON g(x) = x16 + 59x15 + 13x14 + 104x13 + 189x12 + 68x11+ 209x10 + 30x9 +8x8 + 163x7 + 65x6 + 41x5+ 229x4 + 98x3 + 50x2 + 36x + 59 - utilizează un polinom generator g(x) - codorul generează biți de paritate prin împărțirea informației la polinomul generator, restul reprezentând biți de paritate

15. CIRCUITE DE DECODARE RS(255,239) IMPLEMENTATE PE FPGA Implementarea circuitelor de codare şi decodare RS IMPLEMENTAREA DECODORULUI REED-SOLOMON Schema de decodare

16. CIRCUITE DE DECODARE RS(255,239) IMPLEMENTATE PE FPGA Implementarea circuitelor de codare şi decodare RS Blocul de calcul al sindromului - funcția generatorului de sindrom este de a împărți cuvantul de cod cu generatorul polinomial. -sindromul preia cuvinte de cod la o rată de 1 simbol/ciclu de ceas

17. CIRCUITE DE DECODARE RS(255,239) IMPLEMENTATE PE FPGA Implementarea circuitelor de codare şi decodare RS Blocul de calcul a ecuației cheii - Algoritmul Berlekamp-Massey -este folosit în această implementare din cauză că foloseşte mai puţine porţi pentru implementare decât alţi algoritmi cunoscuţi. • ecuaţia cheii este o ecuaţie ce descrie • relaţia dintre sindromul • S(x), Λ(x), Ω(x) si x2t.

18. CIRCUITE DE DECODARE RS(255,239) IMPLEMENTATE PE FPGA Implementarea circuitelor de codare şi decodare RS Blocul de localizare a erorii sau Căutarea Chien • calculează locaţia simbolurilor eronate în • fiecare cuvânt de cod

19. CIRCUITE DE DECODARE RS(255,239) IMPLEMENTATE PE FPGA • Optimizări hardware • Optimizarea codului Verilog pentru o mapare eficientă RTL • definirea explicită a fiecărui element individual de circuit şi a conexiunilor asociate, fără • taskuri, bucle sau for-uri • ROM-ul inversat folosit în algoritmul Forney, un bloc de memorie încorporat în FPGA • fost preîncărcat cu elemente GF inverse • Rezultă o mapare mai curată a funcţiilor în FPGA

20. CIRCUITE DE DECODARE RS(255,239) IMPLEMENTATE PE FPGA • Optimizări hardware • Optimizarea memoriei • - dispozitivele Cyclone au • o mărime a porturilor fizice • I/O de 32 de biţi. • dacă o valoare mai mică • de 32 de biți este accesată • RAM-ul va consuma în • continuare putere pentru • 32 de biţi.

21. CIRCUITE DE DECODARE RS(255,239) IMPLEMENTATE PE FPGA • ETAPELE PREZENTĂRII • OBIECTIVELE CERCETĂRII • CONTRIBUŢII • SCOPUL PROIECTULUI • METODOLOGIA CERCETĂRII • ANALIZA CERCETĂRII • CONCLUZII • CERCETĂRI VIITOARE

22. CIRCUITE DE DECODARE RS(255,239) IMPLEMENTATE PE FPGA Analiza si compararea rezultatelor • Optimizarea decodorului Reed-Solomon Rezultatele generate din dezvoltarea modelelor folosind Quartus II, v9.0

23. CIRCUITE DE DECODARE RS(255,239) IMPLEMENTATE PE FPGA Analiza si compararea rezultatelor • Optimizarea decodorului Reed-Solomon Rezultatele optimizării automate a puterii cu Quartus ale modelului precedent

24. CIRCUITE DE DECODARE RS(255,239) IMPLEMENTATE PE FPGA Analiza si compararea rezultatelor Rezultatele puterii per unitate

25. CIRCUITE DE DECODARE RS(255,239) IMPLEMENTATE PE FPGA Analiza si compararea rezultatelor Rezultatele design-ului cu cod Verilog optimizat fata de modelul original

26. CIRCUITE DE DECODARE RS(255,239) IMPLEMENTATE PE FPGA Analiza si compararea rezultatelor Defalcarea pe unități a consumului de energie pentru decodorul RS

27. CIRCUITE DE DECODARE RS(255,239) IMPLEMENTATE PE FPGA Analiza si compararea rezultatelor Puterea pe unităţi funcționale pentru codul original si pentru optimizare cod Verilog

28. CIRCUITE DE DECODARE RS(255,239) IMPLEMENTATE PE FPGA Analiza si compararea rezultatelor Puterea pe unităţi funcţionale pentru codul original si pentru optimizare cod Verilog

29. CIRCUITE DE DECODARE RS(255,239) IMPLEMENTATE PE FPGA Analiza si compararea rezultatelor • Optimizări ale memoriei Rezultatele consumului de putere ale memoriei cu buffer având unitatea de memorie de 2040 de biți

30. CIRCUITE DE DECODARE RS(255,239) IMPLEMENTATE PE FPGA Analiza si compararea rezultatelor • Optimizări ale memoriei Rezultatele Optimizării memoriei

31. CIRCUITE DE DECODARE RS(255,239) IMPLEMENTATE PE FPGA Analiza si compararea rezultatelor • Folosirea LUT-urilor din FPGA

32. CIRCUITE DE DECODARE RS(255,239) IMPLEMENTATE PE FPGA Analiza si compararea rezultatelor • ETAPELE PREZENTĂRII • OBIECTIVELE CERCETĂRII • CONTRIBUŢII • SCOPUL PROIECTULUI • METODOLOGIA CERCETĂRII • ANALIZA CERCETĂRII • CONCLUZII • CERCETĂRI VIITOARE

33. CIRCUITE DE DECODARE RS(255,239) IMPLEMENTATE PE FPGA Analiza si compararea rezultatelor CONCLUZII - am pornit de la de la un decodor RS(255,239) ce foloseşte algoritmul Berlekamp-Massey. - am realizat un decodor optimizat din punct de vedere al puterii consumate de circuit pe un FPGA. - o îmbunătăţire a puterii cu până la 43,28% faţă de implementarea de la care am pornit - există metode de optimizare a consumului de putere la nivel de cod şi la nivel de adresare a memoriei din FPGA ce depăşesc cu mult optimizarea automată a programului Quartus II.

34. CIRCUITE DE DECODARE RS(255,239) IMPLEMENTATE PE FPGA Analiza si compararea rezultatelor CERCETĂRI VIITOARE -implicarea în două proiecte în cadrul programului de master INTELLIGENT EMBEDDED SYSTEM Lunar Resort Dasher