200 likes | 413 Views
Università degli Studi di Trieste Facoltà di Ingegneria. Progetto di un’architettura versatile per l’elaborazione di segnali audio su FPGA. Laureando: Emanuele Viviani. Relatore: Prof. Stefano Marsi. Anno Accademico 2009-2010. Obiettivi della tesi. Sistema versatile di elaborazione audio
E N D
Università degli Studi di Trieste Facoltà di Ingegneria Progetto di un’architettura versatile per l’elaborazione di segnali audiosu FPGA Laureando: Emanuele Viviani Relatore: Prof. Stefano Marsi Anno Accademico 2009-2010
Obiettivi della tesi • Sistema versatile di elaborazione audio • Filtri passa basso • Filtri passa alto • Filtri passa banda • … • Implementazione di un filtro adattativo • Algoritmo LMS Progetto di un’architettura versatile per l’elaborazione di segnali audio su FPGA
Filtri adattativi • Classe di filtri i cui coefficienti variano nel tempo • Riduzione del rumore: • s+n1: segnale utile con sovrapposta una componente rumorosa; • n2: rumore correlato a quello che si sovrappone al segnale utile. Progetto di un’architettura versatile per l’elaborazione di segnali audio su FPGA
Soluzioni • Realizzazione di un filtro FIR di ordine elevato • Lunghezza del filtro regolabile • Coefficienti modificabili • Numero di bit significativi dei coefficienti regolabile • Implementazione di un processore Progetto di un’architettura versatile per l’elaborazione di segnali audio su FPGA
Scheda di sviluppo DE1 • FPGA • Cyclone II EP2C20F484C7 Altera • I/O Devices • Built-in USB Blaster for FPGA configuration • Line-in, Line-out, Mic-in (24-bit audio CODEC) • Memory • 8-MB SDRAM • Switches, LEDs, Displays, and Clocks • 10 toggle switches • 4 debounced pushbutton switches • 10 red LEDs, 8 green LEDs • 27-MHz and 50-MHz oscillators Progetto di un’architettura versatile per l’elaborazione di segnali audio su FPGA
Caratteristiche Progetto di un’architettura versatile per l’elaborazione di segnali audio su FPGA
Struttura sviluppata R R Interfaccia audio s+n1 Filtro FIR Selettore L L n2 Nios II System Interfaccia audio Progetto di un’architettura versatile per l’elaborazione di segnali audio su FPGA
Interfaccia Audio R R Interfaccia audio L L • Genera i segnali di sincronismo • Riceve i segnali dell’ADC • Invia i campioni al filtro • Riceve i dati elaborati • Invia i dati al DAC Uscita Sommatore Progetto di un’architettura versatile per l’elaborazione di segnali audio su FPGA
Filtro FIR FIR x[n] y[n] Progetto di un’architettura versatile per l’elaborazione di segnali audio su FPGA
Struttura del filtro • Un blocco MAC (Multiply-Accumulate) • Una memoria coefficienti • Una memoria dati • Blocco di sincronismo Memoria Dati Ingresso audio MAC Blocco di sincronismo Lunghezza filtro Uscita Filtro Memoria Coefficienti Nuovi Coefficienti Progetto di un’architettura versatile per l’elaborazione di segnali audio su FPGA
Memoria dati • 1024 parole a 16 bit • Memoria dualport • Indirizzamento circolare • Un puntatore scrittura • Un puntatore lettura Progetto di un’architettura versatile per l’elaborazione di segnali audio su FPGA
Memoria coefficienti • 1024 parole a 32 bit • Memoria dualport Progetto di un’architettura versatile per l’elaborazione di segnali audio su FPGA
MAC • Intellectual Property fornito da Altera • Sfrutta i componenti hardware integrati nella FPGA Progetto di un’architettura versatile per l’elaborazione di segnali audio su FPGA
Blocco di sincronismo • Controlla la lettura dalle memorie • Imposta il sincronismo tra i dati e l’esecuzione delle MAC • Ferma l’esecuzione delle MAC quando viene raggiunta la lunghezza del filtro richiesta Progetto di un’architettura versatile per l’elaborazione di segnali audio su FPGA
Ingresso Audio secondario Selettore Selettore Uscita Filtro Uscita audio • Seleziona il segnale d’uscita: • Il risultato del filtro • La differenza tra un segnale secondario e l’uscita del filtro • Il segnale secondario Selezione Uscita Precisione Coefficienti Progetto di un’architettura versatile per l’elaborazione di segnali audio su FPGA
Nios System • Sistema SOPC (system-on-a-programmable-chip) • Formato da: • Processore «Fast» della famiglia «Nios II» • On chip RAM • External SDRAM Controller • Audio and Video Config • Parallel I/O Port per il controllo del filtro • Parallel I/O Port per le periferiche esterne Progetto di un’architettura versatile per l’elaborazione di segnali audio su FPGA
Algoritmo LMS Progetto di un’architettura versatile per l’elaborazione di segnali audio su FPGA
Segnale di prova • Canale destro: • Ottenuto come somma di: • Sinusoide a 1KHz • Rumore bianco • Canale sinistro: • Rumore correlato Progetto di un’architettura versatile per l’elaborazione di segnali audio su FPGA
Risultati ottenuti Progetto di un’architettura versatile per l’elaborazione di segnali audio su FPGA
GRAZIE Progetto di un’architettura versatile per l’elaborazione di segnali audio su FPGA