《EDA 技术》学习情境 4: 可调数字时钟的 CPLD 设计任务 1 ：可调数字时钟的计数功能设计

《EDA技术》学习情境4:可调数字时钟的CPLD设计 任务1：可调数字时钟的计数功能设计

可调数字时钟的计数功能设计

学习目标 • 了解EDA技术的发展概况 • 了解PLD的结构及特点 • 了解MAXII系列CPLD的结构和特点 • 了解MAXII软件的操作方法 • 熟悉EDA开发板的组成结构 • 熟悉EDA的设计流程

知识准备 1.1 EDA技术及其发展 • 更大规模的FPGA和CPLD器件的不断推出； • 基于EDA工具的ASIC设计标准单元已涵盖大规模电子系统及IP核模块； • 软硬件IP核在电子行业的产业领域、技术领域和设计应用领域得到进一步确认； • SoC高效低成本设计技术的成熟。注：以上三种系统可统称为片上系统，但是却存在一定区别：后两种更强调其可编程性能。

原理图/VHDL文本编辑 综合 FPGA/CPLD 器件和电路系统功能仿真逻辑综合器时序与功能门级仿真 FPGA/CPLD 适配 1、isp方式下载 2、JTAG方式下载 3、针对SRAM结构的配置 4、OTP器件编程结构综合器 1、功能仿真 2、时序仿真 FPGA/CPLD 编程下载 2.1 FPGA／CPLD设计流程应用FPGA/CPLD的EDA开发流程:

原理图输入 图形输入状态图输入波形图输入 2.1.1 设计输入(原理图／HDL文本编辑) 1. 图形输入

2.HDL文本输入 这种方式与传统的计算机软件语言编辑输入基本一致。就是将使用了某种硬件描述语言(HDL)的电路设计文本，如VHDL或Verilog的源程序，进行编辑输入。可以说，应用HDL的文本输入方法克服了上述原理图输入法存在的所有弊端，为EDA技术的应用和发展打开了一个广阔的天地。

2.1.2 综合 整个综合过程就是将设计者在EDA平台上编辑输入的HDL文本、原理图或状态图形描述，依据给定的硬件结构组件和约束控制条件进行编译、优化、转换和综合，最终获得门级电路甚至更底层的电路描述网表文件。由此可见，综合器工作前，必须给定最后实现的硬件结构参数，它的功能就是将软件描述与给定的硬件结构用某种网表文件的方式对应起来，成为相应互的映射关系。

2.1.3 适配 适配器也称结构综合器，它的功能是将由综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件，如JEDEC、Jam格式的文件。适配所选定的目标器件(FPGA/CPLD芯片)必须属于原综合器指定的目标器件系列。逻辑综合通过后必须利用适配器将综合后网表文件针对某一具体的目标器件进行逻辑映射操作，其中包括底层器件配置、逻辑分割、逻辑优化、逻辑布局布线操作。适配完成后可以利用适配所产生的仿真文件作精确的时序仿真，同时产生可用于编程的文件。

2.1.4 时序仿真与功能仿真 就是接近真实器件运行特性的仿真，仿真文件中己包含了器件硬件特性参数，因而，仿真精度高。时序仿真是直接对VHDL、原理图描述或其他描述形式的逻辑功能进行测试模拟，以了解其实现的功能是否满足原设计的要求的过程，仿真过程不涉及任何具体器件的硬件特性。功能仿真

2.1.5 编程下载 • 通常，将对CPLD的下载称为编程(Program)，对FPGA中的SRAM进行直接下载的方式称为配置(Configure)，但对于OTP FPGA的下载和对FPGA的专用配置ROM的下载仍称为编程。 • FPGA与CPLD的辨别和分类主要是根据其结构特点和工作原理。通常的分类方法是： • 将以乘积项结构方式构成逻辑行为的器件称为CPLD，如Lattice的ispLSI系列、Xilinx的XC9500系列、Altera的MAX7000S系列和Lattice(原Vantis)的Mach系列等。 • 将以查表法结构方式构成逻辑行为的器件称为FPGA，如Xilinx的SPARTAN系列、Altera的FLEX10K或ACEX1K系列等。

2.1.6 硬件测试 最后是将含有载入了设计的FPGA或CPLD的硬件系统进行统一测试，以便最终验证设计项目在目标系统上的实际工作情况，以排除错误，改进设计。

2.2 ASIC及其设计流程 ASIC(Application Specific Integrated Circuits，专用集成电路)是相对于通用集成电路而言的，ASIC主要指用于某一专门用途的集成电路器件。ASIC分类大致可分为数字ASIC、模拟ASIC和数模混合ASIC。

2.2.1 ASIC设计方法 按版图结构及制造方法分，有半定制(Semi-custom)和全定制(Full-custom)两种实现方法。全定制方法是一种基于晶体管级的，手工设计版图的制造方法。 ASIC设计方法全定制法半定制法半定制法是一种约束性设计方式，约束的目的是简化设计，缩短设计周期，降低设计成本，提高设计正确率。门阵列法标准单元法可编程逻辑器件法

2.2.2 一般ASIC设计的流程 系统规格说明系统划分逻辑设计与综合版图验证版图设计综合后仿真芯片测试参数提取与后仿真制版、流片

2.3 常用EDA工具 本节主要介绍当今广泛使用的以开发FPGA和CPLD为主的EDA工具，及部分关于ASIC设计的EDA工具。EDA工具大致可以分为如下5个模块：设计输入编辑器 HDL综合器仿真器适配器(或布局布线器) 下载器

2.3 常用EDA工具 2.3.1 设计输入编辑器 2.3.2 HDL综合器性能良好的FPGA/CPLD设计的HDL综合器有如下三种： Synopsys公司的FPGA Compiler、FPGA Express综合器。  Synplicity公司的Synplify Pro综合器。  Mentor子公司Exemplar Logic的LeonardoSpectrum综合器。综合器的使用也有两种模式：图形模式和命令行模式(Shell模式)。

2.3.3 仿真器 • 按处理的硬件描述语言类型分，HDL仿真器可分为： • (1) VHDL仿真器。 • (2) Verilog仿真器。 • (3) Mixed HDL仿真器(混合HDL仿真器，同时处理Verilog与VHDL)。 • (4) 其他HDL仿真器(针对其他HDL语言的仿真)。按仿真的电路描述级别的不同，HDL仿真器可以单独或综合完成以下各仿真步骤： (1) 系统级仿真。 (2) 行为级仿真。 (3) RTL级仿真。 (4) 门级时序仿真。

2.3.4 适配器(布局布线器) 适配器的任务是完成目标系统在器件上的布局布线。适配，即结构综合通常都由可编程逻辑器件的厂商提供的专门针对器件开发的软件来完成。这些软件可以单独或嵌入在厂商的针对自己产品的集成EDA开发环境中存在。 2.3.5 下载器(编程器)

3.1 PLD概述 图3-1 基本PLD器件的原理结构图

3.1.1 可编程逻辑器件的发展历程 EPLD 器件 PROM 和PLA 器件改进的 PLA 器件 GAL器件 CPLD器件 FPGA器件内嵌复杂功能模块的SoPC 70年代 80年代 90年代

3.1.2 可编程逻辑器件的分类 图3-2 按集成度(PLD)分类

3.2 MAX+plusII概述 延时网表提取、编程文件汇编编译网表提取、数据库建立、逻辑综合、逻辑分割、适配编程器图形或HDL 编辑器设计输入综合或编辑适配器件下载仿真 MAX+plusII设计流程

MAX+plusII的启动界面：

MAX+plusII的原理图编辑器

MAX+plusII的HDL文本编辑器

工作任务——可调数字时钟的计数功能设计实施步骤工作任务——可调数字时钟的计数功能设计实施步骤计划决策资讯实施实施步骤检查评价

资讯 • 分析可调数字时钟的计数功能设计任务书 • 学习可编程逻辑器件(PLD)的设计方法 • 通过学习详细了解EDA技术的一些基本知识 • 通过查找资料掌握PLD开发的一些操作技巧 • 了解CPLD的结构和特点 • 学会如何在计算机上进行程序设计，并能够解决操作过程中的常见故障

决策 • 分析采用什么样的方式方法了解学习本课程的基本知识，了解EDA设计的流程，相关工具的功能和操作技巧等，通过什么样的途径学会使用MAXII软件来进行PLD设计，初步确定工作任务方案。 • 小组讨论并完善工作任务方案。

计划 • 制定实施工作任务的计划书。 • 根据分析，需要通过实物认识、图片搜集、视频播放、查找资料等形式完成本次任务。 • 通过在多媒体教室和在EDA实训室的实际操作掌握CPLD的分析方法 • 在老师的指导下对CPLD设计对象进行分析 • 通过学习掌握设计软件的组成、功能、安装卸载及相关操作技巧等

实施 • 通过实物、图片演示、视频播放、现场参观等形式掌握CPLD的设计方法。 • 根据任务要求进行EDA系统分析并实施之前确定的方案计划 • 根据任务要求采用正确方法完成电路的CPLD设计

检查 • 学生自己独立检查或小组之间互相交叉检查 • 检查学习目标是否达到，认识任务是否完成、是否根据任务要求学会了如何进行电路分析和模块化设计，如何来完成电路的CPLD设计。

评估 • 可从以下几方面评估整个工作过程： • 对学生的认识过程进行评价，指出学生错误的地方，讨论哪些错误会重复出现，导致哪些后果，如何避免。 • 评估整个计算、整定过程，是否有需要改进的方法。

The End!

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