ΕΝΟΤΗΤΑ 10 Η Η ΓΛΩΣΣΑ VHDL: ΑΚΟΛΟΥΘΙΑΚΑ ΚΥΚΛΩΜΑΤΑ

1. Τμήμα Πληροφορικής και Επικοινωνιών, «Ενίσχυση Σπουδών Πληροφορικής», ΕΠΕΑΕΚ ΙΙ Ιωάννη Καλόμοιρου, Προηγμένα Ψηφιακά Συστήματα ΕΝΟΤΗΤΑ 10Η Η ΓΛΩΣΣΑ VHDL:ΑΚΟΛΟΥΘΙΑΚΑ ΚΥΚΛΩΜΑΤΑ Εντολές Διαδικασίας (Processes) Μανδαλωτές και Flip-Flop σε VHDL Καταχωρητές, απαριθμητές και μνήμες σε VHDL Παράδειγμα συστήματος: Απλός Επεξεργαστής

2. Εντολές διαδικασίας (PROCESS)Εντολές IF-THEN-ELSE

3. Μανδαλωτής (D latch)

4. Ιδιότητες σημάτων (attributes) - EVENT

5. Καταχωρητής 8-bits

6. Απαριθμητής 4-bits

7. Προσομοίωση του απαριθμητή 4-bits

8. Παράδειγμα συστήματος: Απλός Επεξεργαστής

9. Πράξεις Επεξεργαστή

10. Κύκλωμα Ελέγχου Το κύκλωμα ελέγχου του επεξερ-γαστή αποτελείται από έναν καταχωρητή εντολών, δύο αποκωδι-κοποιητές, που ενεργοποιούν τους κατάλληλους καταχωρητές, και έναν απαριθμητή, που ορίζει τα βήματα εκτέλεσης της κάθε εντολής.

11. Υποκυκλώματα του Επεξεργαστή: Αποκωδικοποιητής - Απαριθμητής

12. Υποκυκλώματα: Καταχωρητές LIBRARY ieee ; USE ieee.std_logic_1164.all ; ENTITY regn IS GENERIC ( N : INTEGER := 8 ) ; PORT (R : IN STD_LOGIC_VECTOR(N-1 DOWNTO 0) ; Rin, Clock : IN STD_LOGIC ; Q : OUT STD_LOGIC_VECTOR(N-1 DOWNTO 0) ) ; END regn ; ARCHITECTURE Behavior OF regn IS BEGIN PROCESS BEGIN WAIT UNTIL Clock'EVENT AND Clock = '1' ; IF Rin = '1' THEN Q <= R ; END IF ; END PROCESS ; END Behavior ;

13. Τμήμα Οντότητας του Επεξεργαστή LIBRARY ieee ; USE ieee.std_logic_1164.all ; USE ieee.std_logic_signed.all ; USE work.comp.all ; ENTITY proc IS PORT (Data : IN STD_LOGIC_VECTOR(7 DOWNTO 0) ; Reset, w : IN STD_LOGIC ; Clock : IN STD_LOGIC ; F, Rx, Ry : IN STD_LOGIC_VECTOR(1 DOWNTO 0) ; Done : BUFFER STD_LOGIC ; B_Wires: INOUT STD_LOGIC_VECTOR(7 DOWNTO 0) ) ; END proc ;

14. Μέρος της Αρχιτεκτονικής

15. Προσομοίωση Επεξεργαστή