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应用 DSCH 及 MICROWIND 的 ASIC 设计举例 一个家用定时器 ASIC 的设计全过程 编 写 与 制 作 人 田 良 东 南 大 学 无 线 电 系

应用 DSCH 及 MICROWIND 的 ASIC 设计举例 一个家用定时器 ASIC 的设计全过程 编 写 与 制 作 人 田 良 东 南 大 学 无 线 电 系. 定时器原始技术指标  系统规范描述. Design flow. MASK. 图 1-1-1 定时器引脚图. 图 1-1-2. 定时器芯片的外围电路连接图. spec. 下 面 讨 论 应 用 DSCH 与 MICROWIND 设计定时器 的. 设 计 流 程. 定时器技术指标的工程化描述. 系 统 状 态 图 与 模 块 图. 1. 计数器 2. 时 钟

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应用 DSCH 及 MICROWIND 的 ASIC 设计举例 一个家用定时器 ASIC 的设计全过程 编 写 与 制 作 人 田 良 东 南 大 学 无 线 电 系

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  1. 应用DSCH及MICROWIND的ASIC设计举例一个家用定时器ASIC的设计全过程编 写 与 制 作 人田 良东 南 大 学 无 线 电 系

  2. 定时器原始技术指标系统规范描述 Design flow MASK

  3. 图1-1-1 定时器引脚图

  4. 图1-1-2.定时器芯片的外围电路连接图

  5. spec

  6. 下 面 讨 论 应 用DSCH与MICROWIND设计定时器 的 设 计 流 程

  7. 定时器技术指标的工程化描述 系 统 状 态 图 与 模 块 图 1. 计数器 2. 时 钟 3. 译 码 4. 置数/断电 5. 声 响 逻 辑 设 计 (含验证) 五个模块 各个模块的具体电路设计(含验证) 画版图 设计验证(版图级模拟) VLSIC的设计流程 定时器 ASIC的设计流程

  8. 第一步:系 统 规 范 描 述 • 对用户需求、市场前景以及互补产品进行充分调研与分析； • 对设计模式和制造工艺的选择进行认证； • 最终目标是用工程化语言将待设计系统的技术指标、功能、性能、外形尺寸、芯片尺寸、工作速度与功耗等描述出来，形成这一步的设计文档。 Design Flow Spec

  9. 第二步:系 统 的 功 能 设 计 这一步是在行为级上将定时器的功能与系统的各个子模块的关系正确而完整的描述出来。最终得到两个设计文档：定时器的功能状态转移图以及实现各种功能所需要的各个子模块及其相互联系图 (要反映出模块间和模快与外部的通讯关系) 。 Design Flow

  10. 第三、四步:逻 辑 设 计和 电 路 设 计 逻辑设计的主要任务是得到一个实现系统功能的逻辑结构，并对它进行模拟 ，验证其正确性。设计中采用逻辑图来表示系统的逻辑结构。 电路设计的任务是将逻辑部件细化到由各个基本门电路互连的结构，进而细化到由晶体管互连的电路结构，通常采用详细的电路图来表示设计结果。我们用 DSCH 软件来完成逻辑设计与电路设计。DSCH软件能够进行逻辑图与电路图的输入与模拟验证。

  11. COUNT60计数器逻辑图

  12. D 触 发 器 T 触 发 器 Design flow

  13. 第五步:版 图 设 计 版图设计的任务是根据逻辑和电路功能的要求和工艺制造的约束条件(线宽, 间距等.反映在设计规则中)来设计掩模图.在 Microwind 环境下步骤如下: 1.做布图规划(floorplanning); 2.单元电路与模块的设计与验证; 3.生成具有压焊块环带的空白芯片图; 4.按布图规划将设计好的单元电路与模块放置到空白芯片上; 5.连线并进行设计规则检查与模拟测试,发现错误随时修正.通常按模块一个一个地在4、5两步间循环,直到整个系统完成.最后还要做总体模拟测试. 6.将测试通过的版图文件转换为CIF或GDSII文件,提交给集成电路制造工厂. Design Flow

  14. 1.版图布局规划 Floorplanning

  15. 2

  16. D触发器的版图 与电路图 2

  17. 2.D触发器模拟测试波形图

  18. T 触发器的版图 与电路图 2

  19. 2.COUNT60 模 块 版 图

  20. M.D. 2.COUNT60 计 数 器 版 图 模 拟 测 试 波 形

  21. 先 用 Microwind中的压焊盘 (PAD)生成命令,生成一个具有 Pad Ring 的空白芯片. 然后反复运用Insert , Copy, Move等命令,将 已设计好的模块与单元电路, 按布图规划放到芯片上. 再用连线将它们互连起来.其间应经常进行设计规则检查与模拟测试.有错随时纠正. 正电源线+Vdd 接地线 压焊块 PAD MaskDesign 3、4、5

  22. SPEC 5.定时器芯片最终版图

  23. Design Flow 定时器总体模拟测试波形图

  24. 最后将设计好的版图文件(后 缀为.MSK)用File下拉菜单中的命令Make CIF File转换为.CIF文件,提交给集成电路制造工厂去制作芯片。有的厂家要求提交GDSII文件，可利用Cadence的EDA软件将CIF文件转换为GDSII文件。

  25. 自始至终运用正确的设计策略是取 得成功的关键 !

  26. 谢 谢 收 看，请留下宝贵意见！ 再 见 东 南 大 学 无 线 电 系

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