Test de l’intégrité des signaux numériques des interconnexions des SoC

Benoit CôtéLaurent FanielGilbert Kowarzyk 13 décembre 2005 Test de l’intégrité des signaux numériques des interconnexions des SoC

Agenda Introduction Problématique Test de l’intégrité du signal Solution basée sur le JTAG Solution basée sur le BIST Solution basée sur le BIST avec processeur Comparaison des méthodes Conclusion

Problématique L’étude de l’intégrité des signaux mesure la capacité d’un signal à générer une réponse correcte/attendue dans le circuit. Les tensions doivent avoir les bonnes valeurs Les transitions doivent se faire au bon moment Les SoC, circuits comportant plusieurs blocs IP, ont typiquement un dé de taille plutôt élevée et des fils longs entre les IP. La réduction d’échelle dans les nouvelles technologies et l’augmentation de la fréquence d’opération ont créé de nouveaux problèmes, entre-autres une augmentation de la résistance et de la capacitance de couplage entre fils. Les phénomènes inductifs doivent aussi être considérés à cause des fils longs (bus, réseau d’horloge, réseau d’alimentation).

Ref: [5] Ref: [5] Problématique

Problématique Principaux problèmes d’intégrité des signaux: Diaphonie (Crosstalk) : distorsion du signal dû au effets de couplage entre les signaux. « Overshoot » : montée du signal au-dessus du seuil de la tension d’alimentation pendant un instant. Réflexion (ou écho) d’une partie du signal. Interférence électro-magnétique : due aux propriétés « d’antenne » du circuit.

Problématique Ref: [4] Ref: [4] • Effets de diaphonie (crosstalk) des interconnexions. • Modèle RLC. Effets résistifs, capacitifs, inductifs, d’antenne. • Zone de fonctionnement en tension et délais (tresholds).

Problématique • Principaux des problèmes d’intégrité des signaux Ref: [5] • « Signal skew » : délai de l’arrivée du signal sur différents récepteurs. • « Substrate coupling » (entre les différents IP): phénomène moins en moins présent dans les SoC purement numériques.

Test de l’intégrité du signal • Modèles de fautes • « Maximal aggressor » - MA • Modèle RC. • Transitions opposées entre agresseurs et une victime (6 transitions/victime). • « Multiple transition » - MT • Modèle RLC. • Toutes transitions possibles des agresseurs par état des victimes(2m+1 transitions / victime). • « Behavioral » • Basé sur des simulations de circuits. • Génération pseudo-aléatoire. Ref: [1] Ref: [1]

Test de l’intégrité de signal • Cellules de détection • MISR • Réutilisation des structures existantes (logique + interconnexions). • Détection numérique (0/1) de fautes (à l'échantillonnage). • Aucune information sur la nature et la source du problème. • Détection de bruit (noise detector - ND) • Signale tout écart en tension par rapport à un seuil. • Détecte les « overshoot ». • Détection de délais (skew detector - SD) • Signale tout écart en délais par rapport à un seuil.

Test de l’intégrité de signal • Cellules de détection de bruit (ND) et délais (SD) • Placées à l’interface de l’unité réceptrice. • Coûteuses en surface et en consommation d’énergie. Cellule ND Circuit SD Ref: [6] Ref: [6]

Test de l’intégrité de signal • Architectures des solutions proposées • Solution basée sur le JTAG • Modification de la structure existante du JTAG. • Ajout de cellules pour le test d’intégrité des interconnexions. • Solution basée sur le BIST (LI-BIST) • Modification de la structure existante du BIST. • LFSR adapté pour le test d’intégrité des interconnexions. • Solution basée sur le BIST avec processeur • Solution logicielle utilisant un processeur embarqué.

Solution basée sur le JTAG • But: profiter des chaînes JTAG pour faire le test SI: • Modification des cellules BSC (Boundary Scan Cell) JTAG • Cellules de sortie génèrent vecteurs de test (modèle de fautes MA/MT) • Cellules d’entrée vont inclure des cellules ND et SD • Rajout de deux instructions pour tester l’intégrité des signaux • G-SITEST (Generate SI Test) • O-SITEST (Observe SI TEST) • Principe de localité: seulement les quelques fils adjacents à une victime contribuent à la diaphonie de celle-ci • Test simultané de plusieurs interconnections est possible

Solution basée sur le JTAG -Sortie • PGBSC pour Pattern Generation Boundary Scan Cell • G-SITEST • Met en fonction les cellules ND et SD des OBSC. • Plusieurs “Update DR” sont nécessaires pour générer les différentes transitions. • Décalage d’un “seed” qui va générer plusieurs vecteurs de test (4 valeurs décalées pour 6 tests) Ref: [6] Ref: [1]

Solution basée sur le JTAG -Entrée • OBSC (Observation BSC) • O-SITEST • après l’instruction G-SITEST. • utilisée pour le capture et scan-out des cellules ND/S. • Désactive SD/ND. Ref: [6]

Solution basée sur le JTAG • Avantages et inconvénients + Permet un test déterministe « MT ». + Reste compatible avec la norme JTAG. + Permet de savoir où le problème surgit. - Pas très rapide. - Aire due au JTAG et à l’ajout des ND/SD est non négligeable. - Nécessite l’utilisation d’une chaîne JTAG et d’un testeur externe.

Solution basée sur le BIST Architectures BIST dédié au test des interconnexions Surface et consommation d’énergie élevées. BIST réutilisé pour le test des interconnexions Pas adapté pour le test d’intégrité des signaux (faible taux de couverture). LI-BIST Adapté au test d’intégrité de signaux. Impact minimal sur la surface et la consommation d’énergie.

Solution basée sur le BIST Générateur de vecteurs LI-BIST 4 bits • Architecture LI-BIST • Réutilisation des cellules LFSR/MISR. • Modification de la génération de vecteurs (LFSR). • Vecteurs pseudo-aléatoires pondérés. • Alternance des probabilités de 0 et de 1. Ref: [3]

Solution basée sur le BIST Architecture de test LI-BIST • Architecture LI-BIST • Générateurs de vecteurs pour interconnexions (TPG). • Multiplexeurs pour mode normal ou test des interconnexions. • Contrôleur de test LI-BIST. • 3 modes d’opération: normal, test unité logique, test interconnexions. Ref: [3]

Solution basée sur le BIST Avantages et inconvénients Permet le test logique (core) et d’intégrité des interconnexions. Augmentation de surface très faible et proportionnelle au nombre d’interconnexions (scalable), si BIST existant. S’exécute à la vitesse du circuit (self-test). Requiert un LFSR et MISR à chaque unité logique. Génération de vecteurs uniquement pseudo-aléatoire et fixe. Modèle proposé n’inclut pas de cellules ND-SD.

Solution basée sur le BIST avec processeur Principe: utiliser le µP existant pour tester les interconnexions (génération des vecteurs + analyse des résultats) : cellules de détection • Vecteurs de test • pseudo-aléatoires (génération software) • déterministes: • génération dynamique • génération statique => mémoire µP µP Ref: [2]

Solution basée sur le BIST avec processeur • Le contrôle des interconnexions peut être: • direct • via ponts (bridges) • impossible Ajout éventuel d'un TPG (*) si m<n Ref: [2] Ref: [2] (*) Test Pattern Generator

Solution basée sur le BIST avec processeur • Ajout de matériel: • cellules de détection • TPG • Multiplexeurs • Pont (bridge) Ref: [2]

Solution basée sur le BIST avec processeur Avantages et inconvénients Grande flexibilité sur la génération de vecteurs. Possibilité d’analyser les réponses par le processeur, utile pour diagnostic. Besoin d'un processeur aux capacités CPU et mémoire suffisantes (pas systématique). Contrôlabilité et surface supplémentaire requise dépendantes de la topologie du circuit. Difficile ou impossible de tester les cores logiques.

Conclusion: comparaison des méthodes Solution JTAG Test de cores et d'intégrité Surface additionnelle ~ nb d'interconnexions Vecteurs déterministes correspondant au modèle MT Solution LI-BIST Test de cores et d'intégrité Surface ~ nb d'interconnexions, et faible si BIST existe Pseudo-aléatoire, à la vitesse du circuit Solution BIST avec processeur Seulement test d'intégrité Surface et temps de test dépendent de la topologie et du µP Flexibilité sur la génération de vecteurs (PR - déterministe)

Références Figures: [1] Testing SoC Interconnects for Signal Integrity Using Extended JTAG Architecture, Mohammad H. Tehranipour, Nisar Ahmed, and Mehrdad Nourani, IEEE Transactions on computer-aided design of integrated circuits and systems, VOL. 23, NO. 5, MAY 2004 [2] Signal Integrity Loss in SoC's Interconnects: A Diagnosis Approach Using Microprocessor, Mohammad H. Tehranipour and Mehrdad Nourani, International Test Conference, 2002 [3] LI-BIST: A Low-Cost Self-Test Scheme for SoC Logic Cores and Interconnects, Krishna Sekar and Sujit Dey, Proceedings of the 20 th IEEE VLSI Test Symposium (VTS’02) [4] Built-In Self-Test for Signal Integrity, Mehrdad Nourani and Amir Attarha, Center for Integrated Circuits & Systems, The University of Texas at Dallas [5] Signal integrity in deep-sub-micron integrated circuits, Alessandro Bogliolo, Universita’ Di Ferrara [6] Extending JTAG for Testing Signal Integrity in SoCs, N. Ahmed, M. Tehranipour and M. Nourani, Proceedings of the Design,Automation and Test in Europe Conference and Exhibition (DATE’03)

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