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Clasificación de los circuitos integrados de acuerdo a su tamaño:

Clasificación de los circuitos integrados de acuerdo a su tamaño:. SSI (Small Scale Integration): Integración a pequeña escala . Contiene de 1 a 20 compuertas. MSI (Medium Scale Integration) : Integración a mediana escala . Contiene de 20 hasta 200 compuertas.

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Clasificación de los circuitos integrados de acuerdo a su tamaño:

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  1. Clasificación de los circuitos integrados de acuerdo a su tamaño: SSI (Small Scale Integration): Integración a pequeña escala. Contiene de 1 a 20 compuertas MSI (Medium Scale Integration) : Integración a mediana escala. Contiene de 20 hasta 200 compuertas LSI (Large Scale Integration) : Integración a gran escala. Contiene de 200 hasta 200.000 compuertas VLSI (Very Large Scale Integration) : Integración a muy gran escala. Contiene de 200 hasta 200.000 compuertas

  2. SSI (Small Scale Integration): Integración a pequeña escala. Grupo de compuertas o flip-flops encapsulados en DIPs de 14 pines

  3. MSI (Medium Scale Integration) : Integración a mediana escala Bloque de construcción funcional : decodificadores, multiplexores, etc

  4. LSI (Large Scale Integration) Integración a gran escala Incluyen memorias pequeñas, microprocesadores, PLD, etc.

  5. VLSI (Very Large Scale Integration) : Integración a muy gran escala. A menudo se define en cantidad de transistores en lugar de compuertas Microprocesadores y grandes memorias

  6. 2n salidas activas en bajo n entradas DECODIFICADOR Una y sola una de las salidas es activada Decodificadores

  7. Entradas Salidas B A G Y0 Y1 Y2 Y3 X X 1 1 1 1 1 Y0 0 0 0 0 1 1 1 A Y1 0 1 0 1 0 1 1 B Y2 G 1 0 0 1 1 0 1 Y3 1 1 0 1 1 1 0 Decodificadores Decodificador de 2 a 4 líneas Ver simulación

  8. Decodificadores Como generador de funciones El decodificador es un generador de min términos F = A,B,C (0,3,5,7)

  9. INTEGRADO DECODIFICADOR SEÑALES DE HABILITACION 74LS 139 2 a 4 líneas - Doble G (activa en cero) 74LS138 3 a 8 líneas G1 (activa en uno) G2=G2A+G2B (activa en cero) 74LS154 4 a 16 líneas G1,G2 (activa en cero) 74LS42/5 4 a 10 líneas ó BCD a decimal 74LS155 2 a 4 líneas -Doble G1 (activa en bajo), C1 (activa en alto) . G2 (activa en bajo), C2 (activa en bajo) Decodificadores Circuitos decodificadores TTL

  10. A S B SEL Multiplexores SELECTOR DE DATOS, MULTIPLEXOR o MUX Lenguaje: Si SEL= 0 entonces S = A si no S = B

  11. Multiplexores Como generador de funciones (1) Ver simulación

  12. Multiplexores Como generador de funciones (2)

  13. INTEGRADO MULTIPLEXOR SEÑALES DE HABILITACION 74LS 150 1 de 16 Strobe (activa en cero habilita el circuito).Salida W invertida 74LS 151 1 de 8 Strobe (activa en cero habilita el circuito).Salidas Y y W complementarias. 74LS 153 2 (1 de 4) Selección común. Señales de Strobe 1G y 2G separadas. 74LS 157 4 (1 de 2) Strobe (activa en cero). Una palabra de 4 bits es seleccionada de dos fuentes. Multiplexores Circuitos multiplexores TTL

  14. Multiplexores Conexiones en cascada

  15. Multiplexores Buses de datos con multiplexores y decodificadores

  16. Multiplexores Actividad: Realice el siguiente diseño en grupos de 2 personas. La solución se discutirá en clase con el instructor y el grupo. Diseñe un multiplexor de 1 de 32 líneas con multiplexores de 1 de 8 líneas usando: a) multiplexores y decodificadores b) solo multiplexores

  17. Sal 0 in Sal 1 Sal 2 Sal 3 Sal 0 DEC A Sal 1 B Sal 2 EN Sal 3 in Demultiplexores DEMULTIPLEXORES: Enrutadores de señales.

  18. Sumadores Sumadores de 1 bit

  19. Bn An B2 A2 B1 A1 B0 A0 Cn+1 Cn FA C2 C1 C0 FA FA FA Sn S2 S1 S0 Sumadores SUMADOR DE 4 BITS Ver simulación

  20. 0 : números positivos 1: números negativos S M Formatos MANEJO DE NÚMEROS CON SIGNO Signo y magnitud : +5 0.0101 -5 1.0101 Complemento a 1´s: +5 0.0101 -5 1.1010 Complemento a 2´s : Complemento a 1´s + 1 +5 0.0101 -5 1.1010 +1 = 1.1011

  21. Formatos Actividad: Realice las siguientes operaciones en complemento a 2s. +5 0.0101 +7 0.0111 +7 0.0111 -5 1.1011 ----------------- ------------------ -7 1.1001 -7 1.1001 +5 0.0101 -5 1.1011 ----------------- ------------------

  22. Formatos Solución: Realice las siguientes operaciones en complemento a 2s. +5 0.0101 +7 0.0111 +7 0.0111 -5 1.1011 ----------------- ------------------ +12 0.1100 +2 0.0010 -7 1.1001 -7 1.1001 +5 0.0101 -5 1.1011 ----------------- ------------------ -2 1.1110 -12 1.0100

  23. Actividad: Realice el siguiente diseño utilizando circuitos combinatorios MSI y LSI. Diseñe una unidad aritmética que, mediante una entrada de selección S, sume ó reste dos números binarios de 4 bits con signo.

  24. Solución: Diseñe una unidad aritmética que, mediante una entrada de selección S, sume ó reste dos números binarios de 4 bits con signo.

  25. Arreglo de memoria Decodificador n n 2 palabras por 2 líneas m bits palabra m líneas n líneas salida dirección ROM Memorias de solo lectura: ROM

  26. +5V +5V +5V +5V n 2 -1 i Línea palabra 0011 Dec Línea palabra 1010 j 0 Líneas de bits 0 n-1 Dirección Organización interna ROM ROM: Arreglo bidimensional Fila  “palabra”; índice  “dirección“ Ancho de la fila  tamaño palabra (bit-width) Dirección es entrada, palabra seleccionada es salida

  27. Contenido palabra Dirección A B C F F F F 0 1 2 3 0 0 0 0 0 1 0 ROM 0 0 1 1 1 1 0 8 palabras por 4 bits 0 1 0 0 1 0 0 0 1 1 0 0 0 1 1 0 0 1 0 1 1 1 0 1 1 0 0 0 1 1 0 0 0 0 1 1 1 1 0 1 0 0 A B C F F F F 0 1 2 3 dirección salidas ROM Ejemplo: Implementación lógica combinatoria F0 = A' B' C + A B' C' + A B' C F1 = A' B' C + A' B C' + A B C F2 = A' B' C' + A' B' C + A B' C' F3 = A' B C + A B' C' + A B C'

  28. 2764 EPROM 8K x 8 ROM 16K x 16 Subsistema

  29. ROM DISEÑO Diseñar una unidad de memoria que posea las siguientes características: Un microprocesador de 20 bits de direcciones y 8 bits de datos (tipo 8088) manejará 4 bancos de memoria ROM del tipo 27256, para direccionar los 128 kbytes más altos de direcciones.

  30. 1M FFFFF H FFFFF H 128K 32K F8000 H F7FFF H 32K F0000 H EFFFF H 32K E8000 H E8000 H E7FFF H E7FFF H 32K E0000 H 128K 1FFFF H 128K 0 00000 H ROM Mapa de memoria

  31. Habilitación Selección ROM Mapa de decodificación de memoria

  32. 27256 27256 27256 27256 A0 A0 A0 A0 M E M M E M M E M A0 M E M Dirección A14 A14 A14 A14 A19 32Kx8 32Kx8 32Kx8 32Kx8 D0 D0 D0 D0 D0 Datos D7 D7 D7 D7 D7 OE OE OE OE RD CS CS CS CS MICRO PROCE SADOR A17 A18 A19 DEC Y0 Y1 Y2 Y3 A15 A16 ROM Decodificación de memoria

  33. Control Salida Compuerta 100 Control OE 0 1 1 A X 0 1 F Z 0 1 Salida Entrada A OE F "Z" "Z" Forma de onda buffer no inversor Tristate Circuitos Tri-state: valores de salida"0", "1", y "Z" entrada adicional: output enable (OE) Cuando OE es alto  "buffer“ no inversor Cuando OE es bajo  desconectada desde la salida Esto permite que mas de una compuerta sea conectada a la misma salida, solamente una tiene habilitada su salida en el mismo tiempo

  34. Tristate Multiplexor 2:1 con compuertas tri-state: Cuando SelectInput es alto  Input1 es conectada a F Cuando SelectInput es bajo Input0 es conectada a F

  35. Tristate Multiplexor 4:1 con Tristate Decodificador + 4 compuertas tri-state

  36. Open Collector Open Collector (Colector abierto): Otra manera de conectar varias compuestas a la misma salida. Solamente tiene capacidad de llevar su salida a bajo; no puede manejar la salida a alto. Requiere una resistencia conectada al voltaje de “1” (pull up) AND alambrada (Wired AND): Si los transistores A y B están en corte la salida es "1", Si al menos uno de los transistores está saturado la salida es “0",

  37. Open Collector Multiplexor 4:1

  38. Registro de salida Línea bidireccional de datos D C Registro de entrada D C Sout Salida de datos Control del bus Control de entrada Sin Bus inhabilitado (alta impedancia) BUS BUS BIDIRECCIONAL

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