Разработка 4-х канального контроллера оперативной памяти DDR3 SDRAM с интерфейсом AXI

Разработка4-х канального контроллераоперативной памяти DDR3 SDRAMс интерфейсом AXI Студент: Кожин А.С., ФРТК, 515 гр. Научный руководитель: д.т.н., проф. Сахин Ю.Х.

Сравнение показателей пропускной способности памяти в 2 раза больше ядер в 2 раза выше частота ядра в 2 раза выше частота памяти в 2 раза больше каналов памяти X = 4 = X

Постановка задачи • Разработка 4-х канального контроллера оперативной памяти DDR3 SDRAM • Автономное тестирование • Предварительный синтез устройства

Основные требования • Поддержка стандарта DDR3 SDRAM • Интерфейс с системой – AMBA AXI • Интерфейс с физическим уровнем – DFI • Поддержка нескольких частотных режимов • Масштабируемость

Структурная схема SysRegs – блок системных регистров MC_top –4-х канальный контроллер памяти MC_ch – независимый канал PHY – покупной физический уровень

Поддержка стандарта DDR3 SDRAM • Изменение длины пакетаданных “на лету” • Инициализация настроек памяти • Тайминг • Адресация и интерливинг • Калибровка памяти – исследуется • Режим энергосбережения (Self-Refresh) – исследуется

Интерфейс с системойAMBA AXI Преимущества: • Открытый стандарт • Простота и универсальность • Работа с устройством как с IP-блоком • Упрощает отладку и замену на поведенческую модель • Отсутствие критических путей • Буферизация команд • Отсутствие комбинационных петель Сложности адаптации: • Реализация буфера данных записи • Поддержка операции “Чтение-Модификация-Запись”

Интерфейс с системойБуфер данных записи Эльбрус-S, СБИС МП Переход к AXI • Упрощение, двухпортовая блочная память • Масштабируемость числа каналов памяти • Свой для каждого канала • Устранение критических путей • Запись через AXI • Находится близко от ядра контроллера • Доступ к общему каналу данных записи через арбитр с круговым приоритетом Один канал записи • Массив регистров • Общий для двух каналов • Сложность • Требует много ресурсов

Интерфейс с физическим уровнемDFI DFI (DDR PHY Interface): • Открытый стандарт, простота • Совместная разработка ARM, Intel,Samsung, Synopsys и др. • Частота контроллера в 2 раза ниже частоты памяти без потери производительности

Интерфейс с физическим уровнемЦиклы команды • Две команды за такт контроллера памяти, значима только одна (в режиме 2T обе) • Указание о задержке команды на один такт памяти • Подстройка данных в самом физическом уровне с учетом загруженных параметров памяти

Интерфейс с физическим уровнем Формирование команды cmd-to-cmd 7 тактов DDR clock

Домены синхронизацииСтруктура

Домены синхронизацииПроблемы • Системный домен (System domain) –800/1000 МГц • Домен оперативной памяти (DDR domain) – 800, 666, 533, 400 МГц • Домен ядра контроллера (MC domain) – частота в 2 раза ниже частоты памяти

Домены синхронизацииМетки пересинхронизации • Схема разработана для СБИС МП • Учет положения фронта высокой частоты относительно фронта низкой частоты • Некратные фиксированные соотношения частот • Минимальная задержка передачи

Домены синхронизацииБлоки согласования clabels – блок формирования меток mc_int – интерфейсный модульс системой

Масштабируемость Оптимальная настройка контроллера с точки зрения производительности и синтеза. Основные параметры: • Число каналов памяти • Размер буфера запросов и планировщика • Размер буфера данныхзаписи Буфер запросов и планировщик

Синтез устройства • Технология 40 nm, существенный вклад соединительных проводов в общую задержку • Синтез в топологическом режиме • Занимаемая площадь для различных конфигураций:

Результаты • Разработано Verilog-описание контроллера памяти DDR3 SDRAM и механизмы его взаимодействия с системой • Проведено автономное тестирование • Выполнен синтез устройства с различными параметрами для нахождения оптимального соотношения производительности и используемых ресурсов • Минимальное время доступа в память 45 нс

Спасибо за внимание!

Разработка 4-х канального контроллера оперативной памяти DDR3 SDRAM с интерфейсом AXI