XILINX SPARTAN 3

1. XILINX SPARTAN 3

2. ÍNDICE • Introducción general • Arquitectura Familia Spartan3 • Bloque de entrada y salida (IOB) • Interconexiones • Bloques de memoria • Multiplicadores • Digital Clock Manager (DCM) • Configuración

3. INTRODUCCIÓN GENERAL • TRES FAMILIAS DE SPARTAN-3 GENERACIÓN 90nm • Plataforma Spartan 3A-I/O optimizada • Plataforma Spartan 3E-Lógica optimizada • Plataforma Spartan-3

4. INTRODUCCIÓN GENERAL • Fabricado en procesos de 90 nm y obleas de 300mm, en foundries de IBM, Intel, Sony, Texas Instruments y UMC. • Arquitectura de E/S staggered de 55µm de ancho • Buena relación precio/prestaciones con 1M de puertas de sistema por debajo de $12.00, 50K puertas por $2.95, y tres dispositivos con densidades intermedias por debajo $6.50 • Dispositivos con capacidades entre 50K y 50M de puertas equivalentes (XC3S50, XC3S200, XC3S400, XC3S1000, XC3S1500 y XC3S4000) • 1.28Mbits de BlockRAM • Rango de E/S: desde 124 a 784 pines para cada dispositivo • Gestión digital del reloj (DCM) • Multiplicadores empotrados de 18x18bits para soportar aplicaciones de procesado de señal de altas prestaciones • Soporte del entorno de depurado en chip • Soporte de núcleos procesadores como soft IPs (Xilinx 32-bit MicroBlaze y 8-bit PicoBlaze)

5. Densidades de 74.880 de células lógicas Frecuencia máxima de reloj de 326 MHz Tres tensiones de alimentación:1.2V para el core, 1.2V a 3.3 V para E/S, y 2.5 V para las funciones especiales Hasta 784 E/S con una tasa de transferencia de 622Mb/s, soporte de diferentes especificaciones estándares de E/S (LVDS, DCI, DDR) Recursos lógicos: Presencia de multiplexores con un número elevado de entradas Abundancia de registros y generadores de funciones en los Slices/CLBs Multiplicador de 18x18bits Lógica JTAG compatible con los estándares IEEE 1149.1/1532 Jerarquía de memoria 8 líneas de reloj INTRODUCCIÓN GENERAL

6. ARQUITECTURA FAMILIA SPARTAN3 XILINX SPARTAN3:CLBs

7. BLOQUE DE ENTRADA Y SALIDA • Registros independientes • Bus de operaciones rápido • Interface to high-speed memory like ZBT and QDR • Increase system performance with fast Tsu and Tco • Lower ground bounce with slew rate control • Zero hold time for registered input signals using programmable input delay. • Lower power consumption with keepr circuit

8. INTERCONEXIONES

9. Block RAM Ruta de datos en las Block RAM Memoria disponible Block RAM

10. MULTIPLICADORES

11. GESTIÓN DEL RELOJ Delay-Locked Loop (DLL) Digital Clock Manager (DCM)

12. CONFIGURACIÓN DEL RELOJ