ISE Tutori j al

1. ISE Tutorijal II deo

2. Binarni brojač en - dozvola brojanja rst - sinhrono resetovanje q - izlazi brojača cout - izlazni prenos (1 za q = ˝1111˝) Programabilna digitalna kola

3. Koraci • Opis registarske komponente u VHDL-u • Kreiranje testbenča • Funkcionalna simulacija • Sinteza i implementacija • Vremenska simulacija • Kreiranje test kola • Sinteza i implementacija test kola • Generisanje fajla za programiranje i programiranje FPGA komponente. • Testiranje

4. Kreiranje novog projekta count16

5. Podešavanja

6. Novi projektni fajl count16

7. Interfejs

8. Numeric_std USE IEEE.NUMERIC_STD.ALL umesto Paket numeric_std je standardni IEEE paket za aritmetiku u VHDL-u. Paketi std_logic_arith i std_logic_unsigned, kao i paket std_logic_signed imaju sličnu namenu, ali nisu IEEE standard. Koju od dve mogućnosti koristiti, stvar je izbora projektanta. Naš izbor je numeric_std.

9. Pisanje koda 1 2

10. Testbenč VHDL modul koji se piše radi simulacije koda koji razvijamo. U testbenču sadrži kod koji razvijamo u vidu instancirane komponente, plus dodatni kod generiše pobudne signale. Testbenč nema ulaze i izlaze

11. Generisanje test benča count16_tb Desnim dugmetom misa preko imena VHDL modula, a onda ˝New Source˝

12. Generisanje test benča Ovde se bira VHDL modul za koji se generiše testbenč (u našem projektu, za sada, postoji samo jedan modul) 1 2

13. Rezime testbenča Informativni dijalog, poslednja mogućnost za povratak na prethodne korake (Back) Biramo Finish

14. Testbenč Automatski generisani kod Ne brisati ! Vreme za inicijalizaciju FPGA komponente nakon uključenja napajanja

15. Prelazak na funkcionalnu simulaciju 1 Testbenč 2

16. Kompletiranjetestbenča Generisanje taktnog signala

17. Kompletiranjetestbenča Kod za generisanje pobudnih signala Sve promene ulaznih signala sinhronizovane su s opadajućom ivicom taktnog signala (zato što se taktovanje brojača vrši rastucom ivicom)

18. Provera sintakse 1 • Selektovati testbenč (dupli klik) • Dupli klik na Check Syntax • Ako je sintaksa testbenča ispravna, pojaviće se zeleni kružić 2

19. Pokretanje simulatora Dupli klik na ˝Simulate Behavioral Model˝

20. Rezultat simulacije Startovanje simulacije za zadato vreme simulacije Resetovanje simulacije Vreme Talasni dijagrami Signali

21. Pregled rezultata simulacije Izlazni prenos u završnom stanju Prva perioda brojanja

22. Pregled rezultata simulacije Reset

23. Zatvaranje simulatora 1 2

24. Implementacija 1 2 3

25. Generisanja modela za vremensku simulaciju Dupli klik na ˝Generate Post-Place & Rute Simulation Model˝

26. Prelazak na vremensku simulaciju 1 2

27. Provera sintakse i pokretanje simulacije 1 2 • Dupli klik na ˝Check Simulation˝ • Dupli klik na ˝Simulate Post-Place & Rute Model˝

28. Šta se zapravo desilo? Na osnovu obavljene implementacije, ˝Generate Post-Place & Rute Simulation Model˝ kreira detaljan strukturni VHDL model sa ubačenim kašnjenjima kroz zauzete elemente FPGA kola (veze, LUT, ...). Ime ovog fajla je count16_timesim.vhd i može se videti duplim klikom na: Unutrašnji signali FPGA kola Kašnjenje Generisani VHDL model za vremensku simulaciju, count16_timesim.vhd ima identičan iterfejs (portove) kao count16.vhd i za njegovu simulaciju se koristi isti onaj testbenč koji je prethodno kreiran radi funkcionalne simulacije, count16_tb.vhd. Instanciranje i povezivanje zauzetih elemenata FPGA kola

29. Analiza rezultata vremenske simulacije Kašnjenje od trenutka rastuće ivice takta do promene stanja na izlazu brojača – 7 ns Markeri Gličevi

30. Analiza rezultata vremenske simulacije Postavljanje izlaznog prenosa kasni 1.8 ns u odnosu na ulazak u završno stanje ˝1111˝ Deaktiviranje izlaznog prenosa kasni 1.7 ns u odnosu na izlazak iz završnog stanja.

31. Kreiranje kola za testiranje • Kako testirati rad brojača na razvojnom sistemu?

32. VHDL za test kolo

33. VHDL za test kolo U arhitekturi test kola instanciraćemo komponentu count16

34. VHDL za test kolo Deklaracija komponente count16 Deklaracija internih signala test kola Instanciranje test kola Proces koji realizuje RS leč Povezivanje izlaza

35. Kreiranje UCF-a Mesto za pisanje ograničenja Dupli klik na Edit Constraints

36. Kreiranje UCF-a

37. Sinteza, implementacija, generisanje fajla za programiranje 1 2 3

38. Programiranje FPGA komponente • Na poznati način

39. Testiranje

40. Zadatak • Na primeru 4-bitnog obostranog brojača, ponoviti kompletan postupak projektovanja opisan u ovom tutorijalu. en - dozvola brojanja ud - izbor smera brojanja (1 - naviše, 0 - naniže) rst - sinhrono resetovanje cout - izlazni prenos (1 za ˝naviše˝ i q = ˝1111˝ ili ˝naniže˝ i q = ˝0000˝