Kombinacijski sklopovi

2. Kombinacijski sklopovi Kombinacijski logički sklopovi - izlazi u određenom vremenu posljedica su stanja ulaza samo u tom trenutku. Statički CMOS sklopovi Izlaz sklopa je preko konačnog otpora spojen ili na napon napajanja ili na masu.

3. Komplementarni CMOS sklopovi Proširenje CMOS invertora Tranzistori se zamjenjuju: • mrežom ponora (engl. pull-down network), • mrežom izvora (engl. pull-up network).

4. Svojstva • Mreže rade komplementarno - jedna mreža predstavlja vodljivi put, a druga je otvoreni krug. • Izlaz je preko konačnog otpora mreže koja vodi spojen ili na napon napajanja UDD ili na masu. • U stabilnom stanju nema statičke struje. • Logička funkcija sklopa ne ovisi o dimenzijama tranzistora, ali one određuju električka svojstva

5. Pravila za konstrukciju mreža • nMOS tranzistor - uključena sklopka za visoki ulazni signal • pMOS tranzistor - uključena sklopka za niski ulazni signal. • mreža ponora - nMOS tranzistori (na izlazu “jaka 0”) • mreža izvora - pMOS tranzistori. (na izlazu “jaka 1”)

6. Spajanje nMOS tranzistora u mreži ponora n-kanalni MOSFET – vodi kada je na ulazu logička 1 i spaja izlaz na logičku 0 NILI funkcija NI funkcija

7. Spajanje pMOS tranzistora u mreži izvora p-kanalni MOSFET – vodi kada je na ulazu logička 0 i spaja izlaz na logičku 1 NI funkcija NILI funkcija

8. Svojstva • Mreže izvora i ponora su komplementarne • Izlaz je invertiran - funkcije poput NI, NILI, ekvivalencije (engl. XNOR) • Za logičku funkciju sa N ulaza - 2N tranzistora

9. Logički sklop NI • Vremena kašnjenja:tdNV≈ 0,69 Rp CPilitdNV≈ 0,69 (Rp/2) CP tdVN≈ 0,69 (2 Rn) CP • Ujednačavanje vremena kašnjenja:2 Rn≈Rp

10. Logički sklop NILI • Vremena kašnjenja:tdNV≈ 0,69 (2 Rp) CP tdVN≈ 0,69 Rn CP ilitdVN≈ 0,69 (Rn/2) CP • Ujednačavanje vremena kašnjenja:2 Rp≈Rn

11. Realizacija složenih logičkih funkcija Kombiniranje serijskih i paralelnih spojeva u obje mreže – AOI sklopovi (And‑Or‑Invert) • Za nMOS tranzistore: • Za pMOS tranzistore:

12. Primjer

13. Vrijeme kašnjenja Utjecaj faktora grananja ulaza i izlaza na vrijeme kašnjenja • FU - faktor grananja ulaza • FI - faktor grananja izlaza Smanjenje broja ulaza logičkog sklopa

14. Omjerni logički sklopoviPseudo-NMOS logički sklopovi Mreža izvora zamjenjuje se s jednim pMOS tranzistorom Za logički sklop s N ulaza - N + 1 tranzistor.

15. Svojstva Tranzistor Tp stalno vodi. U statičkom stanju kada je mreža ponora uključena: • sklop disipira snagu, • izlazni napon U0 > 0. Ispravan rad pseudo‑NMOS sklopa ovisi o dimenzijama tranzistora - nadomjesni otpor pMOS tranzistora treba biti veći od nadomjesnog otpora mreže ponora.

16. Opis rada

17. Analiza Za UUL= 0 - Tn je u zapiranju, Tp je u triodnom području, U1=UDD. Za UUL=UDD - Tn je u triodnom području, Tp je u zasićenju. Uz IDn=-IDp:

18. Primjer pseudo‑NMOS invertora

19. Logički sklopovi s diferencijskim kaskadnim naponskim sklopkama DCVSL – Differential Cascade Voltage Switch Logic Sklop zahtjeva komplementarne ulazne signale. Mreže ponora 1 i 2 moraju biti međusobno isključive.

20. Primjer

21. Prijenosni logički sklopovi Uvod i odvod MOS tranzistora spajaju se serijski sa signalom Osnovna izvedba – s prijenosnim nMOS tranzistorom (engl. pass transistor) Prijenosni I sklop

22. Zaključenje prijenosnog sklopa invertorom

23. Problemi međusobnog spajanja Primjer: Y = A∙B∙C Uz UA=UB=UC=UDD loše rješenje dobro rješenje

24. Prijenosni CMOS logički sklop engl: transmission gate električka shema logički simbol Upravljanje komplementarnim signalima C i

25. Nadomjesni otpor prijenosnog CMOS sklopa

26. Realizacija logičkih funkcija isključivi ILI ekvivalencija

27. Dinamički logički sklopovi Temelje svoj rad na skladištenju naboja na parazitnim kapacitetima. Zbog gubitka naboja zahtijevaju periodičko osvježavanje s impulsima takta. osnovni sklop • f = 0- faza prednabijanja (engl. precharge phase) • f = 1- faza postavljanja (engl. evaluate phase)

28. Svojstva • Logičku funkciju određuje mreža ponora. • Za logičku funkciju sa N ulaza – N + 2 tranzistora. • Veličine tranzistora ne utječu na ispravnost rada sklopa, ali utječu na električke karakteristike. Naponi logičkih razina: U0= 0 i U1=UDD. • U statičkim stanjima sklop ne disipira snagu.

29. Problem povezivanja dinamičkih sklopova Za ispravan rad - u početku faze postavljanja dozvoljen je prijelaz ulaznih napona iz niske u visoku razinu.

30. Domino logički sklop

31. np‑CMOS logički sklop